process里的敏感信号是所有输入信号。组合进程中所有输入信号，包括赋值符号右边的所有信号和条件表达式中的所有信号，都必须包含在此进程的敏感信号表中，否则，当没有被包括在敏感信号表中的信号发生变化时，进程中的输出信号不能按照组合逻辑的要求得到即时的新的信号，VHDL综合器将会给出错误判断，将误判为设计者一有存储数据的息图，即判断为时序电路。这时综合器将会为对应的输出信号引入一个保存原值的锁存器，就打破了设计组合进程的初衷。