同步计数器双向移位寄存器VHDL代码

library ieee;

use ieee.std_logic_11.all;

entity cnt24 is

port(clk,clr:in std_logic;

ten,one:out std_logic_vector(6 downto 0);

co:out std_logic);

end entity cnt24;

architecture one of cnt24 is

signal cnt_temp:integer range 0 to 23;

function int_to_seg7(data:integer range 0 to 10)return std_logic_vector is

variable out_temp:std_logic_vector(6 downto 0);

    译码表

    消隐

end function int_to_seg7;

begin

count:

display:

end architecture one;

双向移位寄存器

library ieee;

use ieee.std_logic_11.all;

entity jicunqi is

port(clk,clr,dir:in std_logic;

din:in std_logic;

dout:out std_logic_vector(7 downto 0));

end entity jicunqi;

architecture behave of jicunqi is

begin

end architecture behave;