RAM原理和主要参数意义

     RAM -random access memory（随机存取存储器)。存储单元的内容可按需随意取出或存入，且存取的速度与存储单元的位置无关的存储器。这种存储器在断电时将丢失其存储内容，故主要用于存储短时间使用的程序。 按照存储信息的不同，随机存储器又分为静态随机存储器（Static RAM,SRAM)和动态随机存储器（Dynamic RAM,DRAM)。 

RAM基本结构和工作原理：

RAM 结构框图如图1 所示:

它主要由存储矩阵（又称存储体）、地址译码器和读/写电路 3 部分组成。存储矩阵是存储器的主体，其他两部分称为存储器的外围电路。存储矩阵是由许多存储单元有规则地排列构成的，每一个存储单元可以存储一位二进制码。对每个存储单元用二进制码编号，即构成存储单元的地址，为了选中给定单元的地址，可以采用一元寻址（又称为字结构或单译码结构），或者二元寻址（又称位结构或双译码结构）。

其逻辑框图如2 所示，图中，存储矩阵包含 16 个存储单元，所以，需要 16 个地址。图2（a）是一元寻址，由 4 位地址码便可构成 16 个地址，即 16 条字线，每条字线为 1 电平时便选中相应存储单元。被选中单元通过数据线与读/写电路连接，便可实现对该单元的读出或写入。

图 2(b)为二元寻址逻辑图，它有 X 和 Y 两个地址译码器。每个存储单元由 X字线和 Y 字线控制，只有在 X 和 Y 字线都被选中时才能对该单元读出或写入。二元寻址可以大大减少字线数量。所以，在大容量 RAM 中均采用二元寻址。

SRAM:

静态 MOS 存储单元：核心是锁存器（T1~T4组成的基本锁存器）

图 3 所示的是静态 MOS 六管存储单元。图中，X i和 Yj为字线；I/O 为数据入/输出端；R/ W 为读/写控制端。当 R/ W =0 时，进行写入操作；当 R/ W =1 时，行读出操作。

电路均由增强型 NMOS 管构成，T1、T3和 T2、T4两个反相器交叉耦合构成触器。电路采用二元寻址，当字线 Xi和 Yj均为高电平时，T5~T8均导通，则该单元选中，若此时R/ W为1，则电路为读出态，三态门G1、G2被禁止，三态门G3工作，存储数据经数据线 D，通过三态门 G3至 I/O 引脚输出。若 R/ W 为 0，则三态G1、G2工作，三态门 G3被禁止，由 I/O 输入数据经 G1、G2便写入存储单元。

静态MOS-RAM（简称 SRAM）

SRAM产品种类繁多，在容量与功耗等指标上有很宽的覆盖面，可供不同的场合应用，但基本电路结构大同小异。图4是W2114 SRAM（1K*4位），这是一种典型结构，5H2112（256*4）和美国的HM6116（2K*8）位都是采用这种结构。它采用HC-MOS工艺（H表示高速），所以，具有高速、低耗、单一5V电源、外围电路简单、输入输出引脚公用、三态输出、使用非常简单以及存取时间短（为100ns）的特点。

CS为选通端， WE 为写使能控制端，A0~A9为地址，I/O1~I/O4为输入/输出。显然可见为二元寻址和三态输出结构。 CS为低电平有效，电路选通之后，若要写入操作，则令 WE =0，输入三态门被选通(高电平有效)，数据通过输入控制电路被写入；与此同时，输出三态门关闭，切断了输出与数据总线的联系。若要读出，则令 WE =1，输入三态门关闭而输出三态门被选通，因而存储数据被读出。功能表示于下表。

  2. 动态随机存储器(DRAM) 

        动态RAM的存储矩阵由动态MOS存储单元组成。动态MOS存储单元利用MOS管的栅极电容来存储信息，但由于栅极电容的容量很小，而漏电流又不可能绝对等于0，所以电荷保存的时间有限。为了避免存储信息的丢失，必须定时地给电容补充漏掉的电荷。通常把这种操作称为“刷新”或“再生”，因此DRAM内部要有刷新控制电路，其操作也比静态RAM复杂。尽管如此，由于DRAM存储单元的结构能做得非常简单，所用元件少，功耗低，所以目前已成为大容量RAM的主流产品。 

动态MOS存储单元有四管电路、三管电路和单管电路等。四管和三管电路比单管电路复杂，但外围电路简单，一般容量在 4 K以下的RAM多采用四管或三管电路。图 9-14(a)为四管动态MOS存储单元电路。图中，V1和V2为两个N沟道增强型MOS管，它们的栅极和漏极交叉相连，信息以电荷的形式储存在电容C1和C2上，V5、V6 是同一列中各单元公用的预充管，φ是脉冲宽度为 1μs而周期一般不大于2ms的预充电脉冲，CO1、CO2是位线上的分布电容，其容量比C1、C2大得多。 

图 9-14 动态MOS存储单元

(a) 四管动态MOS存储单元； (b) 单管动态MOS存储单元

若C1被充电到高电位，C2上没有电荷，则V1导通，V2截止，此时Q=0，Q=1这一状态称为存储单元的0状态；反之，若C2充电到高电位，C1上没有电荷，则V2导通，V1截止， Q=1, Q=0， 此时称为存储单元的 1 状态。当字选线X为低电位时，门控管V3、V4均截止。在C1和C2上电荷泄漏掉之前，存储单元的状态维持不变，因此存储的信息被记忆。实际上，由于V3、V4存在着泄漏电流，电容C1、C2 上存储的电荷将慢慢释放，因此每隔一定时间要对电容进行一次充电，即进行刷新。两次刷新之间的时间间隔一般不大于 20ms。 

  在读出信息之前，首先加预充电脉冲φ，预充管V5、V6导通，电源UDD向位线上的分布电容CO1、CO2充电，使D和D两条位线都充到UDD。预充脉冲消失后，V5、V6截止，CO1、CO2上的信息保持。

       要读出信息时，该单元被选中(X、Y均为高电平)，V3、V4导通，若原来存储单元处于 0 状态(Q=0，Q=1)，即C1上有电荷，V1导通，C2上无电荷，V2截止，这样CO1经V3、V1放电到 0，使位线D为低电平，而CO2因V2截止无放电回路，所以经V4对C1充电，补充了C1漏掉的电荷，结果读出数据仍为D=1, D=0； 反之，若原存储信息为 1(Q=1, Q=0)，C2上有电荷，则预充电后CO2经V4、V2放电到 0，而CO1经V3对C2补充充电，读出数据为D=0，D=1，可见位线D、D上读出的电位分别和C2、C1上的电位相同。同时每进行一次读操作，实际上也进行了一次补充充电即刷新。 

写入信息时，首先该单元被选中，V3、V4导通，Q和Q分别与两条位线连通。若需要写 0，则在位线D上加高电位，D上加低电位。这样D上的高电位经V4向C1充电，使Q=1，而C2经V3向D放电，使Q=0，于是该单元写入了 0 状态。

         图9-14(b)是单管动态MOS存储单元，它只有一个NMOS管和存储电容器CS, CO是位线上的分布电容(CO>>CS)。 显然，采用单管存储单元的DRAM，其容量可以做得更大。写入信息时，字线为高电平，V导通，位线上的数据经过V存入CS。 

读出信息时也使字线为高电平，V管导通，这时CS经V向CO充电，使位线获得读出的信息。设位线上原来的电位UO=0，CS原来存有正电荷，电压US为高电平，因读出前后电荷总量相等，因此有USCS=UO(CS+CO)，因CO>>CS，所以UO<