基于DE2十六进制7段数码显示译码器verilog设计

十六进制7段数码显示译码器设计

一、实验目的

1.熟悉硬件逻辑电路的一般设计和测试流程;

2.嵌入式逻辑分析仪使用方法;实验内容

了解硬件的层次化设计，通过半加器完成一个四位无符号数的全加器设计

二、实验内容及步骤：

   1.用Verilog HDL设计1位7段数码管的显示译码电路，能够显示0~f。显示数字由SW3~SW0设定；

2.使用嵌入式逻辑分析仪进行仿真；

     3.将实验程序下载到DE2运行。实验结果仿真波形

三、实验程序：

    module lm7448(IN,OUT);

input [3:0]IN;

output [6:0]OUT;

reg [6:0]OUT;

always@(IN)

case(IN)

4'b0000:OUT<=7'b0000001;

4'b0001:OUT<=7'b1001111;

4'b0010:OUT<=7'b0010010;

4'b0011:OUT<=7'b0000110;

4'b0100:OUT<=7'b1001100;

4'b0101:OUT<=7'b0100100;

4'b0110:OUT<=7'b1100000;

4'b0111:OUT<=7'b0001111;

4'b1000:OUT<=7'b0000000;

4'b1001:OUT<=7'b0001100;

4'b1010:OUT<=7'b0001000;

4'b1011:OUT<=7'b0000000;

4'b1100:OUT<=7'b0110001;

4'b1101:OUT<=7'b0000001;

4'b1110:OUT<=7'b0110000;

4'b1111:OUT<=7'b0111000;

    default : OUT=7'b0000001;

    endcase

    endmodule

    四、实验结果