VDMOS器件仿真设计实验

学生姓名：于全东

 学    号：201322030315

指导教师：乔明

一、实验室名称：   211楼803                             

二、实验项目名称：半导体功率器件与智能功率IC实验——VDMOS器件仿真设计实验

三、实验原理：

对于阈值电压的调节，可以改变氧化层厚度，氧化层厚度越大，栅对沟道的控制能力越弱，阈值电压越大。也可以增大沟道区掺杂浓度，浓度越大，沟道区越难反型，阈值电压越大。

四、实验目的：

通过实验，了解VDMOS器件的结构，掌握VDMOS器件的设计方法，熟悉MEDICI软件的使用。

五、实验内容：

完成一种600V VDMOS器件完整的设计仿真工作，其指标达到预定要求。其中，主要针对器件耐压、阈值电压、跨导、开态特性进行仿真优化，确定栅氧厚度、沟道浓度、栅长、漂移区掺杂、漂移区厚度等重要的浓度和结构参数。 

衬底n+换成p+，再仿真器件的转移特性和击穿特性，比较与VDMOS区别，并分析原因。

VDMOS指标要求：

BV > 600V

VT 2~3V

VG 20V max

六、实验器材（设备、元器件）：

MEDICI软件

七、实验步骤：

title VDMOS

assign name=nd     n.val=1e14

assign name=pwell  n.val=2e18

assign name=dpwell n.val=1.2

assign name=tepi   n.val=35

assign name=ld     n.val=6

mesh smooth=1

x.mesh width=@ld  h1=0.10

y.mesh n=1  L=-0.1

y.mesh n=3  L=-0.017

y.mesh n=4  L=0

y.mesh depth=@dpwell h1=0.05

y.mesh depth=@tepi-@dpwell  h1=0.05  h2=0.05  h3=1

y.mesh depth=0.5  h1=0.05

y.mesh depth=0.1 h1=0.05

region name=si   silicon

region name=sio  y.max=0 oxide

electrod name=gate   x.min=1 x.max=@ld-1 

electrod name=source x.max=0.6 y.max=0

electrod name=source x.min=@ld-0.6  y.max=0

electrod name=drain  y.min=@tepi+0.5 

$$$$$ n drift $$$$$$$

profile region=si n-type n.peak=@nd  uniform

$$$$$ p-well $$$$

profile region=si p-type n.peak=@pwell+@nd xy.ratio=0.4 x.min=0 x.max=1.5 y.junction=@dpwell

profile region=si p-type n.peak=@pwell+@nd xy.ratio=0.4 x.min=@ld-1.5 x.max=@ld y.junction=@dpwell

$$$$ n+/p+ source $$$$

profile region=si p-type n.peak=1e20 xy.ratio=0.4 x.min=0 x.max=0.4 y.junction=0.4

profile region=si n-type n.peak=1e20 xy.ratio=0.4 x.min=0.5 x.max=1 y.junction=0.2

profile region=si p-type n.peak=1e20 xy.ratio=0.4 x.min=@ld-0.4 x.max=@ld y.junction=0.4

profile region=si n-type n.peak=1e20 xy.ratio=0.4 x.min=@ld-1 x.max=@ld-0.5  y.junction=0.2

$$$ drain $$$

profile region=si n-type n.peak=1e20 uniform x.min=0 y.min=@tepi y.max=@tepi+0.5 

regrid ignore=sio doping logarith ratio=1 smooth=1 cos.angle=0.8

$$$$ gate material  $$$$$

contact name=gate n.polysi

save   out.f=vdmos.mesh

$$$$ plot $$$$

plot.2d grid fill scale   title=" the orignal gird"

plot.2d boundary scale junction fill  title="the junction profiles"

plot.1d doping y.start=0.01 y.end=0.01 title="surface doping log" y.log

plot.1d doping y.start=0.01 y.end=0.01 title="surface doping" 

plot.1d doping y.start=3 y.end=3 title="y=3 doping log" y.log

plot.1d doping y.start=3 y.end=3 title="y=3 doping" 

plot.1d doping x.start=3 x.end=3  title="x=3 doping log" y.log

plot.1d doping x.start=3 x.end=3  title="x=3 doping" 

八、实验数据及结果分析：

器件模型：

VDMOS的BV特性曲线：

      更改参数后BV为2V

阈值电压曲线：

   更改参数后阈值电压为2V

衬底n+换成p+时：

 BV为620V                       阈值电压为2.45V

九、实验结论：

1、由BV特性曲线的比较可知，增大击穿电压BV可以采用的方法有增大漂移区浓度与厚度。

2、由阈值电压曲线的比较可知，增大氧化层厚度和增大沟道区掺杂浓可以有效地增大阈值电压。

3、当衬底n+换成p+时，击穿电压BV有所减小，阈值电压无明显变化。   

当集电极Collector加正偏压时，J2结反偏，J1结正偏，电压主要降落在J2结的N耗尽区，因为J1结的存在且为正偏，使得N区域承受耐压的面积有所减少，故器件可以承受的电压也有所减少。同理，当集电极Collector加负偏压时，J2结正偏，J1结反偏，电压主要降落在J1结的N耗尽区，因为J2结的存在且为正偏，同样使得N区域承受耐压的面积有所减少，击穿电压减少。综上所述，当衬底n+换成p+时，器件变为IGBT结构，击穿电压BV较VDMOS有所降低。

                                     报告评分：

                                      指导教师签字：