基于FPGA的多功能数字钟设计

刘艳昌1,王娜2

（１．河南科技学院，河南新乡４５３００３；２．济源职业技术学院电气工程系，河南济源４５４６５０）

摘要：

在ＦＰＧＡ开发环境下，以ＱｕａｒｔｕｓＩＩ软件为系统设计平台，采用ＶｅｒｉｌｏｇＨＤＬ语言，运用自上而下的模块化编程思想和实现方案对多功能数字钟各功能模块进行设计．在原理图文件中添加各功能模块元件符号，然后通过连线组合各底层模块来实现顶层模块设计，最后进行编译和仿真，验证设计的正确性．系统整体设计具有灵活

性强、

外围电路少、计时精度高、可靠性强等优点．最终在ＦＰＧＡ芯片ＥＰ２Ｃ８Ｑ２０８Ｃ８上完成下载，验证系统的正确性和实用性．

关键词：

ＦＰＧＡ；多功能数字钟；ＱｕａｒｔｕｓＩＩ；ＶｅｒｉｌｏｇＨＤＬ中图分类号：ＴＰ３８６文献标志码：A 文章编号：

１００８－７５１６（２０１３）０２－００８９－０6Design of multi-function digital clock based on FPGA

Liu Yanchang 1,Wang Na 2

（１．ＨｅｎａｎＩｎｓｔｉｔｕｔｅｏｆＳｃｉｅｎｃｅａｎｄＴｅｃｈｎｏｌｏｇｙ，Ｘｉｎｘｉａｎｇ４５３００３，Ｃｈｉｎａ；２．ＤｅｐａｒｔｍｅｎｔｏｆＥｌｅｃｔｒｉｃａｌ

Ｅｎｇｉｎｅｅｒｉｎｇ，ＪｉｙｕａｎＶｏｃａｔｉｏｎａｌＴｅｃｈｎｉｃａｌＣｏｌｌｅｇｅ，Ｊｉｙｕａｎ４５４６５０，Ｃｈｉｎａ）

Abstract:Each functional module is designed by using of Verilog HDL language,modular programming ideas and implementations with the software platform of Quartus II system in the development environment of Altera ’s FPGA.Each functional module component symbols is added in the schematic file,and then achieve top-level module design through the connection combination from each bottom-level module.Finally,the correctness of the design is verified through compilation and simulation.The overall design of the system has the advantages of flexibility,simple hardware circuit,high timing precision and reliability.Finally,the designed file is accomplished and downloaded into FPGA COMS chip EP2C8Q208to verify the system correctness and practicality.

Key words:FPGA ；multi-function digital clock ；Quartus II ；Verilog HDL

为适应当今电子产品逐步趋向智能化、便捷化、体积最小化、功耗最低化、开发周期最短化、成本最低化的设计要求［１－２］，本文在Ａｌｔｅｒａ公司提供的ＦＰＧＡ开发环境下，借助ＱｕａｒｔｕｓＩＩ软件平台，运用ｖｅｒｉｌｏｇ语言对多功能数字钟各模块进行编程，实现了以软件方式设计硬件的目的，无需购买专用数字芯片，从而克服了传统利用多片数字集成电路设计多功能数字钟存在焊接麻烦、调试繁琐、成本较高等问题．基于ＦＰＧＡ的多功能数字钟系统与传统系统相比，在设计灵活、开发速度、降低成本、计时精度、功能实现上都得到大幅度提升．

1系统总体设计方案

根据系统设计功能要求，采用自上而下的模块化编程思想，设计一个基于ＦＰＧＡ器件的多功能电子钟电路，具有校时、校分、整点报、定闹和日期显示等功能．该系统主要由分频模块、控制模块、计时与时间调整模块、整点报时模块、闹钟模块、判断模块和显示驱动模块等组成［３－６］．多功能数字钟结构图如图１所示．

收稿日期：2013-02-22

作者简介：

刘艳昌（1979-）,男,河南鹤壁人,硕士,助教.主要从事智能控制与信息检测处理技术研究.doi:10.3969/j.issn.1008-7516.2013.02.021

第41卷第2期

412Vol.No.河南科技学院学报Journal of Henan Institute of Science and Technology 2013年4月2013Apr.

图１多功能数字钟结构

Ｆｉｇ．１ＤｉｇｉｔａｌｃｌｏｃｋｓｔｒｕｃｔｕｒｅｏｆＭｕｌｔｉ－Ｆｕｎｃｔｉｏｎ

2各功能模块设计与实现

2.1底层各功能模块设计与实现

2.1.1分频模块设计分频模块是把输入ｃｌｋ为５０ＭＨｚ的基本时钟信号分频为其他模块所需的４Ｈｚ、６ＭＨｚ、１ｋＨｚ和５００Ｈｚ信号，其中４Ｈｚ和６ＭＨｚ的脉冲信号为闹钟所需；１ｋＨｚ和５００Ｈｚ的脉冲信号为整点报所需．在ＱｕａｒｔｕｓＩＩ软件中选择Ｆｉｌｅ→ＮｅｗＱｕａｒｔｕｓＩＩＰｒｏｊｅｃｔ，进入ＮｅｗＰｒｏｊｅｃｔＷｉｚａｒｄ界面，输入新建工程位置ｄ：＼ｍｆｄｃｌｏｃｋ，并把Ｐｒｏｊｅｃｔ名和顶层设计文件名设为同

一名ｍｆｄｃｌｏｃｋ，然后选择ＦｉｌｅＮｅｗＶｅｒｉｌｏｇＨＤＬＦｉｌｅ，在窗口右

半部分出来的Ｖｅｒｉｌｏｇ．ｖ文件中输入所设计的分频程序，保存

文件名ｆｅｎｐｉｎ．ｖ（要与模块名一致），最后把文件ｆｅｎｐｉｎ．ｖ置为

顶层文件（选择ＰｒｏｊｅｃｔＳｅｔａｓＴｏｐ＿ＬｅｖｅｌＥｎｔｉｔｙ）进行编译、功

能仿真、验证设计的正确性，并将分频模块生成元件符号（选

择ＦｉｌｅＣｒｅａｔ／ｕｐｄａｔｅＣｒｅａｔＳｙｍｂｏｌＦｉｌｅｓｆｏｒＣｕｒｒｅｎｔｆｉｌｅ），以备顶

层设计时用［６－７］．分频模块电路符号如图２所示．

2.1.2控制模块设计控制模块采用按键产生控制信号，但由

于按键有抖动现象所以需要对按键进行消抖处理，本系统采用软件实现按键消抖．该模块具有计时、校时、复位和定闹功能，设置３个按键ｋｒｅｓｔ、ｋｓｅｔ和ｋ＿ｘｉａｎｇｓｈｉ作为输入，且均为高电平有效．其中ｋｒｅｓｔ控制全局复位；ｋｓｅｔ控制产生调整时状态转换；ｋ＿ｘｉａｎｇｓｈｉ控制数码管时间与日期的切换显示．输出信号ｓｔａｔｅ／ｓｔａｔｅ＿０与ｓｔａｔｅ＿ｘｉａｎｓｈｉ的对应状态情况由ｋｓｅｔ控制，其中ｓｔａｔｅ＿０控制着计数时钟模式的转换；ｓｔａｔｅ控制着定时，日期调整模式的转换；ｓｔａｔｅ＿ｘｉａｎｈｓｈｉ由ｋ＿ｘｉａｎｇｓｈｉ产生控制数码管时间与日期的显示状态切换．这里把ｓｔａｔｅ与ｓｔａｔｅ＿０分开定义是为了不影响定闹和日期调整时时钟正常计时．通过有限状态机的方式来实现模式调整控制，具体ｓｔａｔｅ／ｓｔａｔｅ＿０状态转化如表１所示．

表１状态控制转化表

Ｔａｂ．１Ｃｏｎｖｅｒｓｉｏｎｔａｂｌｅｏｆｓｔａｔｅｃｏｎｔｒｏｌ

ｋ＿ｘｉａｎｓｈｉ

００

０１

１０

ｓｔａｔｅ／ｓｔａｔｅ＿０

Ｓ０（ｓｔａｔｅ＿０）

Ｓ１～Ｓ４（ｓｔａｔｅ＿０）

Ｓ０（ｓｔａｔｅ）

Ｓ１～Ｓ４（ｓｔａｔｅ）

Ｓ０（ｓｔａｔｅ）

Ｓ１～Ｓ６（ｓｔａｔｅ）

对应模式

时钟正常计数，数码管显示时、分、秒时间及周日期

分别进入时、分、秒、周校正模式，此时按调整模块输入的ｋｕｐ、ｋｄｏｗｎ键对其实

现连续加减数调整

时钟正常计数，数码管显示定闹模式下的时、分、秒时间及周日期

分别进入定闹时、分、秒、周校正模式，此时按调整模块输入的ｋｕｐ、ｋｄｏｗｎ键对

其实现连续加减数调整

时钟正常计数，数码管显示日期模式下的年、月、日时间

分别进入日期的年千位、百位、十位、个位、月和日校正模式，此时按调整模块输

入的ｋｕｐ、ｋｄｏｗｎ键对其实现连续加减数调整

新建ｘｉａｏｄｏｕ．ｖ文件和ｚｈｕａｎｇｔａｉ．ｖ

文件，分别输入相应消抖程序和状态控制程序，同时进行功能仿真

图２分频模块电路符号

Ｆｉｇ．２Ｃｉｒｃｕｉｔｓｙｍｂｏｌｓｏｆｆｒｅｑｕｅｎｃｙｄｉｖｉｓｉｏｎｍｏｄｕｌｅ

2013年河南科技学院学报（自然科学版）

验证设计正确性，并生成元件符号，具体步骤详见分频模块设计．控制模块电路符号如图３

所示．

图３控制模块电路符号

Ｆｉｇ．３Ｃｉｒｃｕｉｔｓｙｍｂｏｌｓｏｆｃｏｎｔｒｏｌｍｏｄｕｌｅ

2.1.3计时与时间调整模块设计该模块包括时分秒、年月日和周计时３个大模块．为了直观和译码方便，各计数模块均采用ＢＣＤ码完成，具体各模块设计如下：

２．１．３．１时分秒计时调整模块设计时分秒计时模块采用时二十四进制和分（秒）六十进制进行计数，实现从００：００：００到２３：５９：５９正常计数和闹钟时间设置功能．其中，ｈｏｕｒ［７．．０］、ｍｉｎ［７．．０］、ｓｅｃ［７．．０］为时钟的时、分、秒输出；ｗｅｅｋ＿ｔ［７．．０］、ｈｏｕｒ＿ｔ［７．．０］、ｍｉｎ＿ｔ［７．．０］、ｓｅｃ＿ｔ［７．．０］为设定闹钟时的周、时、分、秒输出，其均送给判断模块和显示驱动模块．

新建ｓｆｍ＿ｊｓｔｚ．ｖ文件，输入所设计的时分秒计时调整模块程序，同时进行功能仿真验证设计正确性，并生成元件符号，以备进行顶层设计时使用，具体步骤参见分频模块设计．时分秒计时调整模块电路符号如图４所示．

２．１．３．２年月日周计时调整模块设计该

模块主要由年、月、日３个计数子模块组

成，其各模块间通过进位信号连接实现

对日期进行记录和调整，最大可计数１

万年．这３个子模块均带有预置调整、

计数和进位功能，具体设计思路如下：

（１）日计时模块：日的进位脉信号

ｃｌｋ＿ｄａｙ来自判断模块ｏｃ＿ｄａｙ输出，当有

进位脉冲时日数加１；ｙｅａｒ［１３．．０］和ｍｏｎｔｈ［３．．０］来自显示模块的反馈输入，其

值用来判断是否闰年和闰月，确定该月的天数X （包括２８、２９、３０、３１四种情况），待计数到X ＋１瞬间产生月进位脉冲，使月计数模块加１，而日计数模块返回到１重新开始计数；ｏｕｔｄａｙ［５．．０］为天的输出送给显示驱动模块进行显示；ｏｃ为月的进位脉冲，当该月的最后一天最后一秒到来时产生进位输出．

（２）月计时模块：月进位脉冲信号ｃｌｋ＿ｍｏｎｔｈ来自日计时模块ｏｃ输出，当有进位脉冲时月数加１；ｏｕｔｍｏｎｔｈ［３．．０］为月的输出送给显示驱动模块进行显示；ｏｃ为年的进位脉冲，当第１２个月的最后一天最后一秒到来时产生进位输出．

（３）年计时模块：年进位脉冲信号ｃｌｋ＿ｙｅａｒ来自月计时模块ｏｃ输出，当有进位脉冲时年数加１；ｏｕｔｙｅａｒ［１３．．０］为年的输出送给显示驱动模块进行显示，待计数到９９９９年１２月３１日２３时５９分５９秒时，再来一个秒脉冲时，年计数模块返回到００００重新开始计数．

对上述３个子模块分别新建ｄａｙ．ｖ、ｍｏｎｔｈ．ｖ和ｙｅａｒ．ｖ文件，输入相应模块程序，同时进行功能仿真验证设计正确性，并生成对应元件符号，以备进行顶层设计时使用，具体步骤参见分频模块设计．年月日计时调整模块电路符号如图５

所示．

图４时分秒计时调整模块电路符号

Ｆｉｇ．４ＣｉｒｃｕｉｔｓｙｍｂｏｌｓｏｆＨｏｕｒ，ｍｉｎｕｔｅａｎｄｓｅｃｏｎｄｔｉｍｉｎｇａｄｊｕｓｔｍｅｎｔｍｏｄｕｌｅ

刘艳昌等：基于FPGA 的多功能数字钟设计第2期

图５年月日计时调整模块电路符号

Ｆｉｇ．５Ｃｉｒｃｕｉｔｓｙｍｂｏｌｓｏｆｙｅａｒ，ｍｏｎｔｈａｎｄｄａｙｔｉｍｉｎｇａｄｊｕｓｔｍｅｎｔｍｏｄｕｌｅ

（４）周计时调整模块设计：周进位脉信号ｃｌｋ＿ｄａｙ

来自判断模块ｏｃ＿ｄａｙ输出，当有进位脉冲时天数加１，待

计数到７周末最后一天最后１秒时，周计时模块返回到

１重新开始计数；ｗｅｅｋ［３．．０］为周的输出送给显示驱动模

块进行显示．新建ｗｅｅｋ．ｖ文件，输入周计时调整模块程

序，同时进行功能仿真验证设计正确性，并生成元件符号，

以备进行顶层设计时使用，具体步骤参见分频模块设计．

周计时调整模块电路符号如图６所示．

年月日周计时电路功能仿真波形如图７

所示．图７日期计时电路功能仿真波形

Ｆｉｇ．７Ｓｉｍｕｌａｔｉｏｎｗａｖｅｆｏｒｍｏｆｄａｔｅｔｉｍｉｎｇｃｉｒｃｕｉｔｆｕｎｃｔｉｏｎａｌ

2.1.4判断模块设计判断模块主要通过正常计时时间与设定时间进行比较产生整点报时和闹钟控制信号．其中，ｋｒｅｓｔ为全局复位键，当按下此键时恢复正常计时；ｏｃ＿ｄａｙ为天的进位信号，每当２３∶５９∶５９时产生进位脉冲；ｓｉｎｇ－ｋ为控制闹钟信号，当正常计时时间与闹钟设定时间一致时输出１ｍｉｎ的高电平，并与音乐模块输出相与后经或门送给扬声器，使其产生闹铃音乐信号；ｄｉｙｉｎ＿ｋ和ｇａｏｙｉｎ＿ｋ分别为整点报时的低音和高音控制信号，当计到XX ∶５９∶（５１、５３、５５、５７）时，ｄｉｙｉｎ＿ｋ输出高电平与分频模块的ｃｌｋ＿ｄｉｙｉｎ＿５００Ｈｚ相与后经或门送给扬声器，使其产生４声低音，当计到XX ∶００∶５９时，ｇａｏｙｉｎ＿ｋ输出高电平与分频模块的ｃｌｋ＿ｇａｏｙｉｎ＿１ｋＨｚ相与后经或门送给扬声器，使其产生一声高音，从而

实现整点报时功能．

新建ｐａｎｄｕａｎ．ｖ文件，输入设计的判断模块程序，同时进行功能

仿真验证设计正确性，并生成元件符号，以备进行顶层设计时使用，

具体步骤参见分频模块设计．判断模块电路符号如图８所示．

2.1.5显示驱动模块设计显示驱动模块包括译码和动态扫描两部

分，将要显示时间和日期的ＢＣＤ码转化为７段码，在扫描频率下动

态循环点亮８位数码管．该设计采用动态显示最大优点是每次只点

亮一个数码管，其功率仅为８个数码管静态显示的１／８且输入电流

小．只要确保每个扫描频率大于２４Ｈｚ（人眼视觉暂留频率），就可以

实现点亮一个数码管显示，却能享受７个数码管同时显示的视觉效

果，由于人视觉的余晖效应，显示不出现闪烁抖动．输入信号作用前图６周计时调整模块电路符号Ｆｉｇ．６Ｃｉｒｃｕｉｔｓｙｍｂｏｌｓｏｆｗｅｅｋｔｉｍｉｎｇａｄｊｕｓｔｍｅｎｔ

ｍｏｄｕｌｅ

图８判断模块电路符号Ｆｉｇ．８Ｃｉｒｃｕｉｔｓｙｍｂｏｌｓｏｆｊｕｄｇｍｅｎｔｍｏｄｕｌｅ

2013年河南科技学院学报（自然科学版）

边模块已介绍，不再赘述；输出信号：ａ［０．．６］为数码管的段选，

不同时刻显示不同的数字高电平有效；ｂ［０．．７］为数码管的位

选，选择哪个数码管显示数字，低电平有效；ｄｐ为数码管的小

数点，高电平点亮．

新建ｌｅｄ＿ｄｒｉｖｅ．ｖ文件，输入共阴极数码管显示驱动模块

程序，同时进行功能仿真验证设计正确性，并生成元件符号，以

备进行顶层设计时使用，具体步骤参见分频模块设计．显示驱

动模块电路符号如图９所示．

2.2顶层模块设计与实现

2.2.1顶层模块设计及文件编译在完成各底层模块后，新建

原理图文件（选择菜单ＦｉｌｅｎｅｗＢｌｏｃｋｄｉａｇｒａｍ／ＳｃｈｅｍａｔｉｃＦｉｌｅｓ，并

另存为ｍｆｄｃｌｏｃｋ．ｂｄｆ），在原理图文件绘图区中双击鼠标左键，并在ｐｒｏｊｅｃｔ中将各功能模块元件添加到原理图中，通过对各模块之间连线实现顶层模块设计，将其保存后，设为顶层（选择菜单ｐｒｏｊｅｃｔＳｅｔａｓＴｏｐ－ｌｅｖｅｌＥｎｔｉｔｙ），进行编译．顶层文件编译步骤如下：

（１）选择菜单ＡｓｓｉｇｎｍｅｎｔｓＤｅｖｉｃｅ，选择可编程逻辑器件ＥＰ２Ｃ８Ｑ２０８Ｃ８，并将所有未使用到的管脚全部置为三态输入（点击ＤｅｖｉｃｅａｎｄＰｉｎＯｐｔｉｏｎｓ对话框，选择ＵｎｕｓｅｄＰｉｎｓ选项卡，将Ｒｅｓｅｒｖｅａｌｌｕｎｕｓｅｄｐｉｎｓ选择为ａｓｉｎｐｕｔｔｒｉ－ｓｔａｔｅｄ），以防止某些高电压下会有较大电流灌向引脚，造成未用到的Ｆｌａｓｈ芯片烧坏．

（２）选择菜单ＰｒｏｃｅｓｓｉｎｇＳｔａｒｔｃｏｍｐｉｌａｔｉｏｎ（或者点击）进行工程编译，有错误返回进行修改，直到编译成功后，再选择菜ＰｒｏｃｅｓｓｉｎｇＡｎａｌｙｚｅＣｕｒｒｅｎｔＦｉｌｅ（或者点击）进行综合．

（３）选择菜单ＡｓｓｉｇｎｍｅｎｔｓＰｉｎｓ，弹出ＰｉｎＰｌａｎｎｅｒ窗口，参照ＦＰＧＡ硬件电路对其用到的管脚进行分配．

2.2.2顶层设计文件的仿真在设计好的顶层模块窗口上，新建一个波形文件（点击菜单ＦｉｌｅＮｅｗＶｅｃｔｏｒＷａｖｅｆｏｒｍＦｉｌｅ），选择菜单ＥｄｉｔＥｎｄｔｉｍｅ和ＧｒｉｄＳｉｚｅ分别设置合适仿真结束时间和周期；选择菜单ＡｓｓｉｇｎｍｅｎｔｓＳｅｔｔｉｎｇ．．．，并在Ｓｉｍｕｌａｔｉｏｎｍｏｄｅ下选择功能仿真模式Ｆｕｎｃｔｉｏｎａｌ后，在Ｎａｍｅ窗口中双击左键添加所需要仿真的输入输出管脚名，并把输出值设为十进制代码显示；给输入管脚ｃｌｋ指定输入仿真时钟波形，并保存文件为ｍｆｄｃｌｏｃｋ．ｖｗｆ，选择菜单ＰｒｏｃｅｓｓｉｎｇＧｅｎｅｒａｔｅＦｕｎｃｔｉｏｎａｌＳｉｍｕｌａｔｉｏｎＮｅｔｌｉｓｔ生成网络表；最后点击ＰｒｏｃｅｓｓｉｎｇＳｔａｒｔＳｉｍｕｌａｔｉｏｎ（或点击）进行仿真．图１０是以２０１２年２月１５日凌晨为整点报和闹钟设定时间的顶层电路功能仿真波形，从图可知当计到００：５９：ＸＸ（５１、５３、５５、５７）时，ｄｉｙｉｎ＿ｋ输出高电平供扬声器驱动模块用，使其产生四声低音；当计到００：５９：５９时，ｇａｏｙｉｎ＿ｋ输出高电平供扬声器驱动模块用，使其产生一声高音；当设置闹钟周数与正常周数一致，且计时到凌晨００：００：００时，ｓｉｎｇ＿ｋ输出１ｍｉｎ

高电平供扬声器驱动模块用．

图１０顶层电路功能仿真波形

Ｆｉｇ．１０Ｔｏｐ－ｌｅｖｅｌｃｉｒｃｕｉｔｆｕｎｃｔｉｏｎａｌｓｉｍｕｌａｔｉｏｎｗａｖｅｆｏｒｍ

2.2.3顶层文件编译的下载与验证在确保ＵＳＢ－Ｂｌａｓｔｅｒ下载器驱动已安装前提下，选择菜单ＴｏｏｌｓＰｒｏｇｒａｍｍｅｒ（或者点击）下载文件，点击ＨａｒｄｗａｒｅＳｅｔｕｐ，在ｃｕｒｒｅｎｔｌｙｓｅｌｅｃｔｅｄＨａｒｄｗａｒｅ下拉菜单中选择ＵＳＢ－Ｂｌａｓｔｅｒ后关闭该窗口，然后点击将当前工程文件中所生成的文件ｍｆｄｃｌｏｃｋ．ｓｏｆ（ＪＴＡＧ下载模式）通过计算机下载到ＡＬＴＥＲＡ公司的ＥＰ２Ｃ８Ｑ２０８Ｃ８

芯片中，结合外围电路做在线调试．本设计外围

图９显示驱动模块电路符号Ｆｉｇ．９Ｃｉｒｃｕｉｔｓｙｍｂｏｌｓｏｆｄｉｓｐｌａｙｔｈｅｄｒｉｖｅｒｍｏｄｕｌｅ刘艳昌等：基于FPGA 的多功能数字钟设计第2期

主要器件包括：用于显示的８位７段数码管，５０ＭＨｚ基本时钟源，用于复位、计时、校时和定闹的５个功能键，用于报时的蜂鸣器以及其它必要驱动电路．在线调试成功后，再用ＡＳ下载模式把ｍｆｄｃｌｏｃｋ．ｐｏｆ文件烧写固化到该ＦＰＧＡ芯片上即可．

3结语

本文基于ＦＰＧＡ环境设计了多功能数字钟系统，实验验证表明：整个系统运行稳定，精度明显高于普通多功能数字钟．另外系统还设计出了基于ＦＰＧＡ芯片的专用ＩＰＣｏｒｅ，不仅拥有自己的知识产权，而且可以很容易嵌入到其他复杂的数字系统中，通过外围电路简单连接便可充当计时模块，从而减少体积，缩短开发周期，降低开发成本．

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（责任编辑：卢奇）

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（责任编辑：卢奇）