通信系统仿真实验报告

一、实验目的：

•1、了解差分编码及译码的电路组成、工作原理和特点；

•2、了解并串，串并变换的电路组成，工作原理和特点；

•3、了解数字频带传输系统的电路组成，工作原理和特点；

•4、了解数字频带传输系统的性能分析方法；

•5、掌握通信系统的设计方法与参数选择原则；

•6、掌握由图符模块建立子系统并构成通信系统的设计方法；

•7、熟悉软件的仿真方法。

二、实验原理：

1、PCM的基本原理：

PCM：脉冲编码调制—在发送端将低频模拟信号根据ITU-T建议G.711的规则变换为脉冲码组。在接收端从收到的脉冲码组恢复出低频模拟信号。

（1）PCM编码包括如下三个过程：

           抽样：将模拟信号转换为时间离散的样本脉冲序列。

量化：将离散时间连续幅度的抽样信号转换成为离散时间离散幅度的数字                                信号。

编码：用一定位数的脉冲码组表示量化采样值。

PCM编码实际上是一个数模转换过程。

（2）PCM解码包括如下三个过程：

译码：将数字PCM码变换成模拟信号，并去除编码过程中的变换，恢复采样后信号。

低通：从采样后信号恢复采样前信号形态。

放大：恢复原模拟信号电平。

PCM解码实际上一个数模转换并对得到的模拟信号进一步处理的过程。

（3）PCM编码、解码功能框图如下：

（4）PCM的编码原理：

抽样：需要满足低通采样定理，采样频率8kHz。

量化：均匀量化时小信号量化误差大，因此采用不均匀选取量化间隔的非线性量化方法，即量化特性在小信号时分层密、量化间隔小，而在大信号时分层疏、量化间隔大。

实现方法：实现非均匀量化的方法之一是把输入量化器的信号  x先进行压扩处理，再把压扩得到的信号y进行均匀量化。压扩器就是一个非线性变换电路，弱信号被扩大，强信号被压缩。压缩器的入出关系表示为y=f(x) 。常用压扩器大多采用对数式压缩，广泛采用的两种对数压扩特性是μ律压扩和A律压扩。

效果：改善了小信号时的量化信噪比 。

（5）PCM的解码原理：

译码：包括以下两个动作：D/A变换，PCM码变换成模拟信号。

解压扩：采用一个与13段折线压扩特性相反的解压扩器来恢复x ，即 x=f -1(y)。目标是恢复发送端PCM编码时刚完成采样时的信号。

低通：通带要满足低通采样定理的要求。

2、串并，并串变换的基本原理：

所谓"串并变换"指的是将串行输入的信号，通过一系列的移位寄存器转换成并行输出信号。换句话说，这是一种用时间换空间的做法，即串并变换芯片用N个时钟周期才能完成一次N位数据的并行输出。

3、数字频带传输系统基本原理：

（1）2DPSK信号的调制原理：

一般来说，2DPSK信号有两种调试方法，即模拟调制法和键控法。2DPSK信号的的模拟调制法框图如图2所示，其中码变换的过程为将输入的单极性不归零码转换为双极性不归零码。

图2 模拟调制法

2DPSK信号的的键控调制法框图如图3所示，其中码变换的过程为将输入的基带信号差分，即变为它的相对码。选相开关作用为当输入为数字信息“0” 时接相位0，当输入数字信息为“1”时接π。

图3 键控法调制原理图

（2）2DPSK信号的解调原理：

它的原理是2DPSK信号先经过带通滤波器，去除调制信号频带以外的在信道中混入的噪声，再与本地载波相乘，去掉调制信号中的载波成分，再经过低通滤波器去除高频成分，得到包含基带信号的低频信号，将其送入抽样判决器中进行抽样判决的到基带信号的差分码，再经过逆差分器，就得到了基带信号。它的原理框图如图4所示。

图 4 极性比较解调原理图

    差分相干解调的原理是2DPSK信号先经过带通滤波器，去除调制信号频带以外的在信道中混入的噪声，此后该信号分为两路，一路延时一个码元的时间后与另一路的信号相乘，再经过低通滤波器去除高频成分，得到包含基带信号的低频信号，将其送入抽样判决器中进行抽样判决，抽样判决器的输出即为原基带信号。它的原理框图如图5所示。

图 5 差分相干解调原理图

4、误比特率基本原理：

误比特率（BER：Bit Error Rate）是指二进制传输系统出现码传输错误的概率，也就是二进制系统的误码率，它是衡量二进制数字调制系统性能的重要指标，误比特率越低说明抗干扰性能越强。对于多进制数字调制系统，一般用误符号率（Symble Error Rate）表示，误符号率和误比特率之间可以进行换算，例如采用格雷编码的MPSK系统，其误比特率和误符号率之间的换算关系近似为：                

其中，M为进制数，且误比特率小于误符号率。

三、实验内容：

（1）PCM编码译码：

（2）并串，串并变换：

（3）数字频带传输系统：

（4）数字频带传输系统的性能分析：

（5）总电路图：

（6）图符参数：

Token 0 Parameters:

Source Sinusoid 

Amp = 2 v, 

Freq = 500 Hz, 

Phase = 0 deg, 

Output 0 = Sine t1 t2 , 

Output 1 = Cosine , 

Max Rate (Port 0) = 1.024e+6 Hz 

Token 3 Parameters:

Comm Compander 

A-Law, 

Max Input = 5, 

Max Rate = 1.024e+6 Hz 

Token 4 Parameters:

Logic ADC 

Two's Complement, 

Gate Delay = 0 sec, 

Threshold = 500.e-3 v, 

True Output = 1 v, 

False Output = 0 v, 

No. Bits = 8 , 

Min Input = -5 v, 

Max Input = 5 v, 

Rise Time = 0 sec, 

Analog = t3 Output 0, 

Clock = t5 Output 0, 

Output 0 = Q-0 t10 , 

Output 1 = Q-1 t10 , 

Output 2 = Q-2 t10 , 

Output 3 = Q-3 t10 , 

Output 4 = Q-4 t10 , 

Output 5 = Q-5 t10 , 

Output 6 = Q-6 t10 , 

Output 7 = Q-7 t10 , 

Output 8 = Q-8 , 

Output 9 = Q-9 , 

Output 10 = Q-10 , 

Output 11 = Q-11 , 

Output 12 = Q-12 , 

Output 13 = Q-13 , 

Output 14 = Q-14 , 

Output 1 5 = Q-15 , 

Max Rate (Port 0) = 1.024e+6 Hz 

Token 5 Parameters:

Source Pulse Train 

Amp = 1 v, 

Freq = 8e+3 Hz, 

PulseW = 50.e-6 sec, 

Offset = 0 v, 

Phase = 0 deg, 

Max Rate = 1.024e+6 Hz 

Token 6 Parameters:

Logic DAC 

Two's Complement, 

Gate Delay = 0 sec, 

Threshold = 500.e-3 v, 

No. Bits = 8 , 

Min Output = -5 v, 

Max Output = 5 v, 

D-0 = t16 Out put 0, 

D-1 = t16 Output 1, 

D-2 = t16 Output 2, 

D-3 = t16 Output 3, 

D-4 = t16 Output 4, 

D-5 = t16 Output 5, 

D-6 = t16 Output 6, 

D-7 = t16 Output 7, 

D-8 = None, 

D-9 = None, 

D-10 = None, 

D-11 = None, 

D-12 = None, 

D-13 = None, 

D-14 = None, 

D-15 = None, 

Max Rat e = 1.024e+6 Hz 

Token 7 Parameters:

Comm DeCompand 

A-Law, 

Max Input = 5, 

Max Rate = 1.024e+6 Hz 

Token 8 Parameters:

Operator Linear Sys 

Butterworth Lowpass IIR, 

3 Poles, 

Fc = 550 Hz, 

Quant Bits = None , 

Init Cndtn = Transient, 

DSP Mode Disabled, 

FPGA Aware = True , 

RTDA Aware = Full, 

Max Rate = 1.024e+6 Hz 

Token 10 Parameters:

Logic Mux-D-8 

Gate Delay = 0 sec, 

Threshold = 500.e-3 v, 

True Output = 1 v, 

False Output = -1 v, 

Rise Time = 0 sec, 

Fall Time = 0 sec, 

S-0 = t11 Output 0, 

S-1 = t11 Output 1, 

S-2 = t11 Output 2, 

I-0 = t4 Output 0 , 

I-1 = t4 Output 1, 

I-2 = t4 Output 2, 

I-3 = t4 Output 3, 

I-4 = t4 Out put 4, 

I-5 = t4 Output 5, 

I-6 = t4 Output 6, 

I-7 = t4 Output 7, 

Enable * = t14 Output 0, 

Output 0 = Z t21 t33 t41 , 

Output 1 = Z* , 

Max Rate (Port 0) = 1.024e+6 Hz 

Token 11 Parameters:

Logic Cntr-U/D 

Gate Delay = 0 sec, 

Threshold = 500.e-3 v, 

True Output = 1 v, 

False Output = 0 v, 

Rise Time = 0 sec, 

Fall Time = 0 sec, 

P-0 = Non e, 

P-1 = None, 

P-2 = None, 

P-3 = None, 

PL* = t13 Output 0, 

U*/D = None, 

CE* = None, 

Clock = t12 Output 0, 

Output 0 = Q-0 t10 , 

Output 1 = Q-1 t10 , 

Output 2 = Q-2 t10 , 

Output 3 = Q-3 , 

Output 4 = TC , 

Output 5 = RC* , 

Max Rate (Port 0) = 1.024e+6 Hz

Token 12 Parameters:

Source Pulse Train 

Amp = 1 v, 

Freq = e+3 Hz, 

PulseW = 7.8125e-6 sec, 

Offset = 0 v, 

Phase = 0 deg, 

Max Rate = 1.024e+6 Hz 

Token 13 Parameters:

Source Step Fct 

Amp = 1 v, 

Start = 0 sec, 

Offset = 0 v, 

Max Rate = 1.024e+6 Hz 

Token 14 Parameters:

Source Step Fct 

Amp = 0 v, 

Start = 0 sec, 

Offset = 0 v, 

Max Rate = 1.024e+6 Hz 

Token 15 Parameters:

Logic Shft-8in 

Gate Delay = 0 sec, 

Threshold = 10.e-3 v, 

True Output = 1 v, 

False Output = 0 v, 

Rise Time = 0 sec, 

Fall Time = 0 sec, 

Input A = t3 2 Output 0, 

Input B = t32 Output 0, 

Clock = t17 Output 0, 

MR* = t1 8 Output 0, 

Output 0 = Q-0 t16 , 

Output 1 = Q-1 t16 , 

Output 2 = Q-2 t16 , 

Output 3 = Q-3 t16 , 

Output 4 = Q-4 t16 , 

Output 5 = Q- 5 t16 , 

Output 6 = Q-6 t16 , 

Output 7 = Q-7 t16 , 

Max Rate (Port 0) = 1.024e+6 Hz 

Token 16 Parameters:

Logic Latch-8T 

Gate Delay = 0 sec, 

Threshold = 500.e-3 v, 

True Output = 1 v, 

False Output = 0 v, 

Rise Time = 0 sec, 

Fall Time = 0 sec, 

Data D-0 = t15 Output 0, 

Data D-1 = t15 Output 1, 

Data D-2 = t15 Output 2, 

Data D-3 = t15 Output 3, 

Data D-4 = t15 Output 4, 

Data D-5 = t15 Output 5, 

Data D-6 = t15 Output 6, 

Data D-7 = t15 Output 7, 

L-Enable = t19 Output 0, 

Output 0 = Q-0 t6 , 

Output 1 = Q-1 t6 , 

Output 2 = Q-2 t6 , 

Output 3 = Q-3 t6 , 

Output 4 = Q-4 t6 , 

Output 5 = Q-5 t6 , 

Output 6 = Q-6 t6 , 

Output 7 = Q-7 t6 , 

Max Rate (Port 0 ) = 1.024e+6 Hz 

Token 17 Parameters:

Source Pulse Train 

Amp = 1 v, 

Freq = e+3 Hz, 

PulseW = 7.8125e-6 sec, 

Offset = 0 v, 

Phase = 0 deg, 

Max Rate = 1.024e+6 Hz 

Token 18 Parameters:

Source Step Fct 

Amp = 1 v, 

Start = 0 sec, 

Offset = 0 v, 

Max Rate = 1.024e+6 Hz 

Token 19 Parameters:

Source Pulse Train 

Amp = 1 v, 

Freq = e+3 Hz, 

PulseW = 7.8125e-6 sec, 

Offset = 0 v, 

Phase = 0 deg, 

Max Rate = 1.024e+6 Hz 

Token 21 Parameters:

Logic XOR 

Gate Delay = 0 sec, 

Threshold = 0 v, 

True Output = 1 v, 

False Output = -1 v, 

Rise Time = 0 sec, 

Fall Time = 0 sec,

 Max Rate = 1.0 24e+6 Hz 

Token 22 Parameters:

Operator Delay 

Non-Interpolating, 

Delay = 15.625e-6 sec, 

Output 0 = Delay , 

Output 1 = Delay - dT t21 , 

Max Rate (Port 1) = 1.024e+6 Hz 

Token 24 Parameters:

Source Sinusoid 

Amp = 1 v, 

Freq = 192e+3 Hz, 

Phase = 0 deg, 

Output 0 = Sine t 23 , 

Output 1 = Cosine , 

Max Rate (Port 0) = 1.024e+6 Hz 

Token 26 Parameters:

Operator Linear Sys 

Butterworth Bandpass IIR, 

3 Poles, 

Low Fc = 128e+3 Hz, 

Hi Fc = 256e+3 Hz, 

Quant Bits = None, 

Init Cndtn = Transient, 

DSP Mode Disabled, 

FPGA Aware = True, 

RTDA Aware = Full, 

Max Rate = 1.024e+6 Hz 

Token 28 Parameters:

Operator Delay 

Non-Interpolating, 

Delay = 15.625e-6 sec, 

Output 0 = Delay , 

Output 1 = Delay - dT t27 , 

Max Rate (Port 1) = 1.024e+6 Hz 

Token 29 Parameters:

Operator Linear Sys 

Butterworth Lowpass IIR, 

3 Poles, 

Fc = e+3 Hz, 

Quant Bits = None, 

Init Cndtn = Transient, 

DSP Mode Disabled, 

FPGA Aware = True, 

RTDA Aware = Full, 

Max Rate = 1.024e+6 Hz 

Token 30 Parameters:

Operator Sampler 

Interpolating, 

Rate = e+3 Hz, 

Aperture = 0 sec, 

Aperture Jitter = 0 sec, 

Max Rate = e+3 Hz

Token 31 Parameters:

Operator Hold Last Value, 

Gain = 1, 

Out Rate = 1.024e+6 Hz, 

Max Rate =4e+6 Hz 

Token 32 Parameters:

Logic Buffer 

Gate Delay = 0 sec, 

Threshold = 0 v, 

True Output = -1 v, 

False Output = 1 v, 

Rise Time = 0 sec, 

Fall Time = 0 sec, 

Max Rate=1.024e+6 Hz 

Token 33 Parameters:

Operator Delay 

Non-Interpolating, 

Delay = 15.625e-6 sec, 

Output 0 = Delay t34

Output 1 = Delay - dT , 

Max Rate (Port 0) = 1.024e+6 Hz 

Token 34 Parameters:

Operator ReSample 

Rate = e+3 Hz, 

Max Rate = e+3 Hz 

Token 35 Parameters:

Operator ReSample 

Rate = e+3 Hz, 

Max Rate = e+3 Hz 

Token 36 Parameters:

Comm BER Rate 

No. Trials = 1 bits, 

Threshold = 0 v, 

Offset = 40.e-6 sec, 

Output 0= BER , 

Output 1 = Cumulative Avg t38 , 

Output 2 = Total Errors t37 , 

Max Rate (Port 2) = e+3 Hz 

Token 37 Parameters:

Sink Cndtnl Stop 

Input from t36 Output Port 2, 

Max Input Rate = e+3 Hz 

Token 38 Parameters:

Sink Final Value 

Input from t36 Output Port 1, 

Max Input Rate = e+3 Hz 

Token 39 Parameters:

Operator Gain Gain = -14 dB, 

Gain Units = dB Power, 

Max Rate = 1.024e+6

Token 40 Parameters:

Source Gauss Noise 

Std Dev = 500.e-3 v, 

Mean = 0 v, 

Max Rate = 1.024e+6 Hz 

四、实验结果：

1、各输出波形：

500HZ正弦信号：

输出正弦信号：

输入输出信号覆盖图：

A律压缩后的信号：

一路PCM信号：

一路PCM信号的差分编码：

原码与差分码的覆盖图：

2DPSK信号：

经带通滤波器的2DPSK信号：

延迟一个码元相乘后的信号：

经低通滤波器后的信号：

经采样后的信号：

经判决后的信号：

2、眼图：

信噪比2db时的眼图：

信噪比4db时的眼图：

信噪比6db时的眼图：

信噪比8db时的眼图：

信噪比10db时的眼图：

信噪比12db时的眼图：

信噪比14db时的眼图：

无噪时的眼图：

3、功率谱密度：

输入信号功率谱密度：

输出信号功率谱密度（无噪）：

输出信号功率谱密度（加噪）：

2DPSK信号的功率谱密度（无噪）：

4、误码率：

实际误码率：

与理论误码率的比较：

五、数据分析：