八位数字抢答器课程设计

课程名称电子技术综合设计与实践

题目名称    八位数字抢答器   _

学生学院          _

专业班级       

学    号_         

学生姓名_            

指导教师_   _        

2011  年  6  月  12 日

1）利用各种器件设计一个多路智力竞赛抢答器。

  2）利用DE2板对所设计的电路进行验证。 

  3）总结电路设计结果 

二、课程设计的要求与数据

  1． 抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0 ~ S7表示。

  2.  设置一个系统清除和抢答控制开关S，该开关由主持人控制。

  3.  抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在优    

先抢答选手的编号一直保持到主持人将系统清除为止。

  4.  抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如,30秒）。   

当主持人启动"开始"键后，定时器进行减计时，同时扬声器发出短暂的声

响，声响持续的时间0.5秒左右。

  5.  参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器

上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。

  6.  如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定

时显示器上显示00。

三、课程设计应完成的工作

（一） 设计思路

1．学习要求：

复习编码器、十进制加/减计数器的工作原理，设计可预置时间的定时电路分析与设计时序控制电路。画出定时抢答器的整机逻辑电路图，掌握智力抢答器的工作原理及其设计方法，并对各种元器件的功能和应用有所了解。并能对其在电路中的作用进行分析。例如：优先编码器74LS148和RS锁存器74LS279以及十进制同步加/减计数器74LS192。

2． 设计思路

设定一条控制总线S 控制整个系统的运作，高电平有效。设定一个清零控制，用于清除上一次抢答的显示，高电平清零。另设定了一个自主的计数器置数控制set。由于DE2板上仅提供50MHz和27MHz的时钟，需设定 lpm_counter分频器（或者74LS292、74LS56分频器）对系统时钟进行分频，计数器主要是用两个74LS190，通过这两个计数器，进行30秒的倒数。

（二） 模拟仿真

使用QUARTUS II软件，用原理图输入方法，进行编译，仿真。

2  原理与模块介绍

１．抢答显示电路设计

抢答电路的功能有二个：一是能分辨出选手操作按键的先后，并锁存优先抢答者的编号，供译码显示电路用；二是要使其他选手的按键操作无效； 

　　　　　　　　　　　74148抢答芯片图[1]

其功能描述如下：

输入SW[7…0]为1至8号抢答按键（输入）。

输出A [2…0] 输出优先抢答者的编号，供译码显示电路使用且使其他选手的按

 键操作无效。

    输入clear(SW[0])是低电平触发按键，实现清零功能，输入start是连接低电平触发按键begin(SW [0])，供主持人使用。当有人抢答后输出为“１”，否为“０”实现译码显示电路处于灭零或工作状态，同时也能实现倒计时停止的功能。

抢答显示电路工作原理：

主持人推上 (SW [0])按键，系统清零，数码管处于灭零状态；当主持人推下start(SW[0])按键后，　LED（LEDG[1]）闪烁一下以其代替0.5S的声响，抢答芯片处于工作状态，故数码显示处于灭零状态。当有人抢答（先后按下SW7-SW0，优先者为准，高电平有效），74148抢答芯片可以实现输出优先者的编号且使其他选手的按键操作无效。

  优先编码器74148得到抢答成功的选手编号的2进制输入到D锁存器74279，使74279的Q1端获得一个信号输入到74148的EN端，促使74148工作，使优先者有效，其他人无效。

  74283是全加器，作用是使D锁存器出入的2进制数码全加1，重新编译输入到7447中，实现后面数码管的工作状态。

当优先抢答者回答完问题后，由主持人操作清零clear(SW[0])按键，使抢答电路复位，以便于进行下一轮抢答。

２倒计时显示电路模块

倒计时显示电路模块主要由四个部分组成：2^25分频器、预置数30进制减数器及显示电路、报警LED[1电路和时序控制电路。

                    主持人控制开关与限时报警电路（接上图[1]）

当减数器减时LED[G]发光二极管灭，当减数减到“00”时LED[G]会发光。

（1）.2^25 lpm_count分频器

时钟与预设倒时电路

由于DE2板上仅提供50MHz和27MHz的时钟，需设定74292分频器来对系统时钟进行分频，50MHz经2^25后为0.781Hz,接近1.0Hz。

(2). 预置数30进制减数器及显示电路

使用两片74HC192计数/减数的减数功能构成可预置数30进制减数器，再连接74HC47显示电路。利用个位的借位端Bon’与十位的减数脉冲输入端DN相连接

当个位减到“0”时借位端Bon’变为“０”从而形成　一个脉冲驱动十位工作，向中十借“１”，在这里省略进制设定功能，把它设定为30进制。个位预置数为“0000”，十位预置数为“0011”。低电平触发按键begin加反相与“0”电平进行或非后，输出接到两个芯片LDN’置数端（低电平预置数，高电平计数/减数），低电平触发按键clear加反相后接到两个芯片CLR清零端（高电平有效），当主持人按下clear按键再按下begin按键后减数器开始减数。

(3)提示灯LED[1]

当主持人按下start（SW[0]推下）时,闪烁约0.5秒提示选手开始抢答，然后熄灭。

PIN值设置

led1           PIN_Y12

led2           PIN_AF23

pin_name        PIN_N26

pin_name7        PIN_P25

pin_name8       PIN_AE14

pin_name9        PIN_AF14

pin_name10        PIN_AD13

pin_name11      PIN_AC13

pin_name12        PIN_C13

pin_name13        PIN_B13

pin_name19     PIN_U9

pin_name20        PIN_U1

pin_name21        PIN_U2

pin_name22     PIN_T4

pin_name23     PIN_R7

pin_name24     PIN_R6

pin_name25     PIN_T3

pin_name33     PIN_L3

pin_name34        PIN_L2

pin_name35        PIN_L9

pin_name36        PIN_L6

pin_name37     PIN_L7

pin_name38     PIN_P9

pin_name39     PIN_N9

pin_name40     PIN_R2

pin_name41         PIN_P4

pin_name42         PIN_P3

pin_name43     PIN_M2

pin_name44        PIN_M3

pin_name45     PIN_M5

pin_name46     PIN_M4

pin_name55        PIN_D13

zhuchiren        PIN_N25

（三） 下载

模拟仿真结果正确后，结合实验板设置各输入、输出端；指定下载芯片，重新编译。编译结果正确后下载到相应芯片中。 

（四） 实验结果验证

下载完成后，在实验板上验证结果。

   基本实现了上述要求所需要的功能，具备了抢答器所拥有的锁存与显示功能，倒计时电路能够顺利进行。

四、课程设计进程安排

本次数字电子课程设计，除了 “八位数字抢答器”，还有“电子售票机”和“电子数表”。我们组所选到的是“八位数字抢答器”，与其他两个相比相对简单。但是也花费了我们许多心机去查阅、设计与实践。 尤其是设计这一步骤，花费的时间比例最重。当然，经过结合网上信息以及书本学得的知识，我们设计出符合本次课程设计要求的抢答器原理图，大体勾画出实验的基本架构，在经过与别组同学的讨论交流，不断完善抢答器的功能。

实验过程中，最难解决的是如何合理把各功能原件的连接起来，由于对器件原理的不熟悉，我们要不断查阅资料才解决了问题，这也是导致我们实验进度缓慢的原因。今后我们一定会强化自己对知识的认识，若有机会再接触这方便的设计，相信我们也能得心应手。

经过本次的课程设计，我深深体会到数电领域在我们生活中个广泛性。一个简简单单的八位数字抢答器，一般人只知道它是怎么用的，可是它的设计原理却是没多少人了解。虚拟与实践，软件与硬件，都可以通过数电技术联系起来。正是数电技术的发展，才造就了我们现今如此舒适写意的社会生活。社会需要数电技术，所以作为社会未来的人的我们，更应该掌握好这门技术，不断地传承与发展。

五、应收集的资料及主要参考文献

1. 阎石. 数字电子技术. 高等教育出版社,2006.

2. 廖日坤. CPLD/FPGA嵌入式应用开发技术白金手册. 中国电力出版社，2005.

3. 何希才. 常用集成电路简明速查手册. 国防工业出版社，2006.

4. 李洪伟. 基于Quartus II 的FPGA/CPLD设计. 电子工业出版社，2006.

5. 周润景. 基于Quartus II的FPGA/CPLD数字系统设计实例. 电子工业出版社，2007.

发出任务书日期： 2011   年  6  月  12  日    指导教师签名：

计划完成日期：       年    月    日    基层教学单位责任人签章：

主管院长签章：