ESD对微电子器件造成潜在性失效的研究综述

军械工程学院学报

Journal of O rdnance Engineering College

Vol118No15

Oct.,2006

　　文章编号:1008-2956(2006)05-0027-05

ES D对微电子器件造成潜在性失效的研究综述祁树锋1,杨洁1,刘红兵2,巨楷如1,刘尚合1

(1.军械工程学院静电与电磁防护研究所,河北石家庄　050003;

2.中国电子科技集团第13研究所,河北石家庄　050051)

摘要:静电放电(ES D)潜在性失效问题是当前微电子工业面临的可靠性问题之一,并且越来越引起人们的重视。国内外学者在微电子器件ES D潜在性失效的检测及探讨失效机理方面的研究取得了较大的进展。研究表明: MOS电路等微电子器件,在ES D作用下确实存在潜在性失效问题。因此,开展ES D潜在性失效研究具有重要意义。

关键词:ES D;微电子器件;潜在性失效

中图分类号:O441　　　　　　文献标识码:A

Rev i ew of Exper i m en t I nvesti ga ti on on

La ten t Fa ilure of ES D on M i croelectr i c D ev i ce

Q I Shu-feng1,Y ANG J ie1,L I U Hong-bing2,JU Kai-ru1,L I U Shang-he1

(1.I nstitute of Electr ostatic and Electr omagnetic Pr otecti on,O rdnance Engineering College,Shijiazhuang

050003,China;2.The13th Research I nstitute of China Electr on Gr oup,Shijiazhuang　050051,China)

Abstract:Latent ES D failures are one of the most i m portant potential p r oble m s facing the m icr oelectric industry t oday and have received more and more attenti on warranted.The devel opment p r os pect of the detecti on of latent ES D failures and exp l oring the physical failures mechanis m in foreign is intr oduced in this paper.It shows that the p r oble m of latent failure exists f or MOS circuit after the ES D stresses i m2 posed on it.It is significant for us in China t o devel op latent ES D failures research.

Key words:ES D;m icr oelectric device;latent failure

　　静电放电(ES D)是造成微电子器件失效的重要原因之一。静电放电造成的危害,在微电子技术领域中全球每年损失高达100亿美元[1-2]。ES D可在微电子器件内引起直接、间接和潜在性失效。目前,潜在性失效仍然是最具争议的一种ES D损伤类型。对于潜在性失效存在着两种观点,一些研究者认为虽然潜在性失效是可能的,但只有非常低的发生概率;而另一些学者则认为,ES D引起半导体器件损伤,使器件立即失效的几率约10%,而90%的器件则是引入潜在性失效[3]。潜在性失效具有隐蔽性,用通常的方法很难检测到,用筛选的方法也很难剔收稿日期:2006-05-24;修回日期:2006-10-11

基金项目:国家自然科学基金重点资助项目(50237040)

作者简介:祁树锋(1978—),男,博士研究生.除,因此,危害性很大,特别是在卫星、海底电缆通讯系统等无法维修的设备中造成的危害更为严重。ES D造成微电子器件的潜在性失效,从20世纪80年代开始越来越受到人们的重视,而当前国内外学者研究的主要重点是在微电子器件ES D潜在性失效的检测方面,同时探讨了失效机理,但并没有提出有效的防护措施。

1　早期的研究

所谓ES D潜在性失效是指器件经受ES D应力后,功能正常、常规参数也未严重超差,而实际器件已受到潜在性损伤,并且在器件随后的使用过程中会随时转化为完全失效[4]。美国学者Mc A teer

T wist在1982年首次系统地研究并确认了潜在性失

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效的存在。1981-1982年间,美国的W estingghuose 科研机构得到海军舰船系统司令部(NSSC )和国家航空宇宙航行局(NAS A )的赞助,进行了ES D 潜在性失效方面的研究[4]

,研究的主要目的是确定ES D 潜在性失效是否存在。通过实验,他们得出如下的结论:

1)ES D 潜在性失效确实存在;

2)通过研究发现,对于多次接触低于ES D 失效阈值的器件来说,存在积累损伤效应;

3)由于先前的积累损伤效应,会导致器件在随后的使用过程中由于接触低于损伤阈值的ES D 而失效;

4)普通的屏蔽方法对于防止ES D 潜在性失效来说效果不明显。

1984年美国学者R.G .M.Cr ockett 、J.G .S m ith 和J 1F .Hughes 选用74HC 系列HC MOS 器件进行了ES D 潜在性效应的研究

[5]

,实验没有局限于与时间

相关的性能降低,而是着眼于积累ES D 对多晶硅性能降低的影响。实验采用步进法,起始电压为500V,步长250V,电压增加到3kV 或者电路开路。将得到的数据与在215k V 和3kV 电压下单次重复脉冲得到的数据相比较,令人惊奇的是在步进应力实验中多次ES D 作用下造成失效的器件更多。这可能说明起始的215k V 和3kV 高电压单次脉冲对器件可能起加固作用,从而使器件更好地承受步进应力实验,而起始电压为500V 和1k V 单脉冲应力可能对器件起弱化作用,从而使器件在随后的3k V 脉冲下出现了更高的失效率。

2　ES D 潜在性失效的检测方法

在探索ES D 潜在性失效的有效检测方法方面,国内外学者在20世纪90年代初就已经做了不少的工作。

美国学者M 1Song 、D 1C 1Eng 和K 1P 1Mac willia m

s 研究了潜在性ES D /E OS 失效、寿命降低和C MOS 集

成电路漏电流之间的关系[6]

。他们发现,漏电流和潜在性失效之间的关系依赖于ES D 损伤的本质和幅度。E OS/ES D 应力虽然可以造成器件漏电流的显著增加,但是电路仍然能够保持正常的功能。显然,ES D /EOS 造成的漏电流有潜在性失效的迹象,而且潜在性失效可以造成器件工作寿命的显著降低。根据E OS/ES D 损伤类型和幅值的不同,潜在性失效可以显著地降低器件和电路的使用寿命。研究表明:漏电流、I -V 特性和退火行为都可以用来测

量ES D 潜在性失效,这为C MOS 集成电路ES D 潜在性失效的检测(增加的漏电流)和评估(通过I 2V 特性曲线和退火)提供了依据。

国内学者来萍探索用静态小电流参数(I D D 、II )和用端口I -V 特性对C MOS 电路潜在性失效进行

分析诊断[7-8]

,描述了受ES D 潜在性失效电路小电流参数变化和端口I -V 特性变化的一些特征,并对用静态小电流参数变化和端口I -V 特性变化表征潜在性失效器件的一些条件和局限性进行了讨论。静态小电流和端口I -V 特性可以表征一部分有一定“显性”的C MOS 电路的潜在性失效,但是具有一定的局限性。在一般情况下,若某些电流参数或者某些端口特性确实有明显变化而功能正常,认为器件可能存在ES D 潜在性失效。反之,有明显变化,也不能认为器件不存在潜在性失效。

英国学者M 1J 1Tunnicliffe 等人研究了ES D 作用于MOSFET 栅极的应力使参数漂移和潜在性失

效之间的关系[9]

。他们认为:潜在性失效是低于氧化物击穿门限电压V bd 的ES D 造成的,参数漂移应以跨导g m 和强倒置门限电压V T 的形式表示。实验结果表明,参数V T 比g m 变化得更明显,其变化的平均值超过15%。该学者用空穴俘获理论进行建模,认为氧化物阴极的电子隧道效应支持电介质内的孔穴产生和俘获,而随后正的空间电荷密度Q p (C /

c m 2

)可能是先前观测到的负的V T 漂移的原因。

从上面的分析可以看出,用静态小电流或是I -V 特性曲线检测ES D 潜在性失效,存在很大的局限性。

当前,电路的抗ES D 标准是指在施加给定的最大ES D 应力后,电路仍保持原来的功能,而且漏电流要在规定的范围内。通常情况下,完全失效标准是指在ES D 作用后漏电流超过1μA 。如果漏电流和1μA 相比增加很少也可以接受,然而这时的器件可能已经存在了潜在性失效,在随后的正常电流工作过程中,可能随时会导致完全失效。目前,用来标定施加了ES D 应力电路的技术是静态功率电流测试法,但是这种技术并不能保证电路没有失效。例如,如果某种潜在性失效导致单个器件nA 级的漏电流增加,但对于全电路漏电流在μA 级的电路来说是不可能检测到这种失效的。

美国学者N.Guirard 和D.Tre mouilles 曾发现,在016μm 的模拟C MOS 上几乎探测不到由于ES D 潜在性失效而导致增加的非常小的漏电流。由于薄的栅极氧化物导致纳秒级的C MOS 技术表现出相对

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高的本质漏电流,因此,这个问题将更加突出。在数字电路中,ES D 潜在性失效不直接影响电路的功能,然而却可以降低电路的使用寿命,故而需要其他检测技术才能够检测出存在潜在性失效的器件。针对这种情况,国内外学者要探索更有效的ES D 潜在性失效检测方法。

法国学者N.Guirard 和D.Tre mouilles 发现,低频噪声(LF N )是一种不错的ES D 潜在性失效检测

方法[10]

。通过研究他们发现,对于检测ES D 潜在性失效,LF N 比测量漏电流更有效。因为LF N 检测发现经ES D 作用后的器、件,其低频噪声增加了20倍,而同等条件下并没有检测到漏电流。这个结果说明,这项技术在标准电路上具有很好的应用前景。

2002年,西安电子科技大学微电子研究所的花永鲜硕士和马仲发博士等人通过实验对比发现,与传统的电参数相比,MOSFET 沟道电流的1/f 噪声能够更敏感地反映栅极氧化层中的ES D 潜在性失

效情况[11-12]

。在相同的静电应力条件下,1/f 噪声的变化要比常规电参数敏感得多,其功率谱幅度的相对变化率比跨导的最大相对变化率大6倍以上,因此这种方法可以作为MOSFET ES D 潜在性失效的一种敏感的检测方法。

3　ES D 潜在性失效机制的探讨

美国学者Amerasekera 和Ca mpbell [13]

研究了n MOS 晶体管的ES D 损伤的自然属性和损伤机制,他们对4000个器件进行实验,观察到了潜在性失效的一些证据。

ES D 过程的强电场可以在器件的漏极附近产生热载流子,并可将热载流子注入到氧化物内。注入的载流子在氧化物中可被俘获或产生界面态,从而导致电子器件性能降级,降低了器件的使用寿命。目前,国外很多学者已经进一步研究了热载流子导致电子器件性能降级的原因。

1988年,美国学者S .Aur 和A.Chatteriee 研究了热电子可靠性与ES D 潜在性失效之间的关系[14],首次研究了低电压ES D 应力对热电子可靠性的影响和热电子注入对ES D 损伤阈值的影响,观察到了丝状传导电流和局部的电荷注入,验证了

Khurana 等人用红外成像技术观察到的结果[15]

。

20世纪90年代中期之前,学者们已经在很多类型的MOS I C 中发现,ES D 电压脉冲通过电容耦合到栅极,在MOS I C 的输入晶体管中造成栅极氧化物的潜在性失效。在分离的MOS 晶体管中也可

,这种现象代表了一种ES D 潜在性失效。1994年美国学者

J.C .Reiner 提出用“熔化球模型”

(Melt Ball Model )来描述这种类型的失效[16]

。1995年通过实验验证

了这种模型[17]

,并通过实验观察到这种类型栅极氧化物失效的漏电流的不稳定性和长期行为,J.C .Reiner 称之为“熔化球失效”。但是,一旦存在这种

失效,就存在不确定的危险性。这里研究的器件的栅极氧化物厚度是20～30n m ,没有得到更薄的栅极氧化物的数据,但对于20～30n m 栅极氧化物厚度的器件来说,“熔化球模型”很好地解释了发现的现象。由于这种解释依赖于栅极氧化物厚度,因此对于栅极氧化物更薄的器件来说,这种潜在性栅极氧化物失效将如何表现出来?这种失效现象会不会以相同方式发生就不得而知了。

1998年,美国学者Y .Huh 、M.G .Lee 和J.Lee 等人首先研究了在MOS 晶体管中ES D 和它对VLSI 电路的影响,并用人体模型(HBM )、机器模型(MM )和带电器件模型(CDM )的ES D 应力电压研究了对晶体管造成的潜在性失效。为了模拟对器件施加ES D 应力后正常的工作情况,对施加ES D 应力后的封装MOS 晶体管进行了热载流子应

力实验。实验中,他们对Mb DRAM 芯片进行低电压ES D 应力实验,分析了ES D 潜在性失效对电流性能降低的影响。在这种情况下,低电压人体模型和机器模型ES D 应力积累的结果表现为漏电流的增大。这是由于在ES D 期间空穴注入造成净的正俘获电荷的结果。值得注意的是,增加ES D 应力次数或者ES D 应力电压,由于界面态的产生和电子注入到栅极氧化物,测量的曲线会回到初始值。相反,由于带电器件模型ES D 具有非常快的上升时间,低电压带电器件模型ES D 应力积累的结果表现为漏电流降低。在此期间,他们还首次用Mb DRAM 芯片研究了ES D 潜在性失效对C MOS 集成电路的

影响[18]

。

像SCR s 和栅极接地MOSFETs 这样的ES D 保护电路,当面板电压达到V t 1时,通过触发进入到使面板电压降低的低阻抗状态来应对ES D 电流,从而达到保护电路的目的。1999年美国学者Cheung 提出当面板电压在V t 1最大值期间,在短时间的时间间隔内(011～1ns )可能会对附近的超薄栅极氧化物造成损伤。2000年,中美学者J.W u 、P .Juliano 和E .Rosenbau m 通过实验证明了这种损伤确实存

在

[19]

。Cheung 提出一种假说,即在ES D 导致的非

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2　第5期　　　　　　　　　　　　祁树峰等:ES D 对微电子器件造成潜在性失效的研究综述

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破坏性的过电压过程中,会对超薄栅极氧化物造成潜在性损伤,并且假定可以用从DC 测试中获得的氧化物陷阱产生率来预测在ES D 时间内的氧化物损坏率。他们首次在实验中采用极快传输线脉冲技术(VF 2T LP )观察LVTSCR 的打开,研究了ns 和数十ns 内的陷阱产生率。结果表明:面板电压V t 1是输入信号上升时间的函数,并且在类似CDM ES D 条件下,测得的LVTSCR s 的V t 1值几乎是直流条件下测得的2倍。在实验中还发现,在CDM ES D 应力下,LVTSCR 并不能保护薄的栅极氧化物,而且在电流很高的条件下,需要测量栅极氧化物的击穿时间,以确保串联电阻的准确性。用1/E 模型可以推断出超薄栅极氧化物的击穿时间大约是1ns,因此设计实验模式时应当考虑减小串联电阻。在CDM ES D 应力条件下,用直流测试的数据可以推断出氧化物陷阱产生率是脉冲宽度的函数。例如,在CDM 应力期间,ES D 的上升时间很快(大约几个ns ),对于LVTSCR 这样的保护电路,在保护电路打开过程中,ES D 产生的过电压会导致V t 1>V AV ,从而对器件造成损伤。之所以V t 1>V AV ,是因为基于LNP N 和VP NP 的有限传输时间效应。通过实验J.W u 等人证明了Cheung 的假说,即和ES D 恢复以后相比,在ES D 电路打开期间栅极氧化物遭受更多的损伤。

2001年,J.C .Reiner 、T .Keller 和H.Jaggi 研究了ES D 造成的漏结软击穿对器件使用寿命的影响,发现了在加速寿命测试过程中,ES D 造成的漏结软击穿会导致器件早期失效。这是因为在ES D 应力期间,ES D 造成漏结软击穿,从而导致在加速寿命实验过程中器件的早期失效。因此,ES D 造成的漏结软击穿会带来可靠性降低的问题,实际上也是一种潜在性失效。通过实验,他们得出如下结论:ES D 造成的漏结软击穿导致器件从nA 级到μA 级相对小的漏电流,软击穿位于输出缓冲n MOST 的漏极边缘,类似于可靠性测试状态的高温储存导致漏电流降低。

在MOS 电路中,各端口都制作有二极管和扩散电阻组成的保护网络。ES D 造成的损伤首先发生在这种保护二极管的P N 结上,并且往往发生在P N 结边缘或接触窗口边缘处。当ES D 损伤能量不足以使硅熔化时,在这些地方或合金尖峰处会形成微扩散点或局部杂质扩散管道,造成P N 结特性退化。这种退化有积累性,随着ES D 损伤次数的增加而逐渐恶化,并且温度越高,这种积累效应越明显[20]

。对某些集成电路来说,虽然P N 结己受到ES D 损伤,

但电路的电参数特性退化并不明显,只给电路留下隐患,使该电路在以后的加电工作中,参数特性退化逐渐加重,因此,这种ES D 损伤的潜在性和积累性的特点降低了器件工作的可靠性。

4　结束语

在电子工业中,由于微电子器的大量生产以及大规模MOS 集成电路的广泛应用,使得电路集成度和速度得到迅速提高,期间尺寸进一步缩小,氧化层进一步减薄,这都使ES D 潜在性失效的问题越来越突出。如果带电体所带静电位或存储的静电能量较低,一次ES D 脉冲可能不足以引起电子元器件的完全失效,但它会在元器件内部造成轻度损伤,而这种损伤具有积累性。随着所遭受的ES D 脉冲次数的增加,使器件的静电放电损伤阈值电压逐渐下降,或者元器件的参数发生微小变化使元器件的性能逐渐降低,在随后器件的使用过程中,潜在性失效随时会转化为完全失效。这种失效事先难以检测,也不可,所以只能任其在元器件工作寿命中发生,造成了电子元器件本身、组件或整机设备的可靠性降低。

所有有关ES D 实验和灵敏度等级评价的国内外标准中都明确规定,ES D 实验是破坏性的,所有经历了ES D 实验的样品不管是否失效均不得上机使用,这充分说明了ES D 潜在性失效对器件的危害性。因此,对可靠性要求很高的电子工业来说,认识ES D 潜在性失效可以发生的事实很重要。国内外很多学者对ES D 给微电子器件造成的潜在性失效进行了研究,但仍有许多问题需要深入研究才能解决。如微电子器件潜在性失效的实验分析方法,潜在性失效的物理机制,理论模型的建立,以及从器件设计上如何防止潜在性失效的发生等。

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(责任编辑:陈北宁)

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