quartus9.0仿真实例操作

1、双击

2、打开Quaruts II 9.0软件

3、新建工程，点击“File”---“New Project Wizard..”

4、弹出对话框

5、在工程向导中，选择您的工程保存路径，以及命名工程名字；

保存路径

工程名字

6、添加设计文件到您的工程目录下面，如果没有设计文件，则点击“NEXT”

7、选择器件的具体型号；

8、选择设计综合工具，选择仿真工具，选择时序分析工具，默认，就点击“NEXT”

9、点击“FINISH”，工程文件建立成功；

10、新建设计文件，点击“FILE”-----“NEW”

11、选择“Verilog HDL File”

12、点击保存后，必须注意一点，您所设计的模块名，必须和您保存的文件名字完全相同

必须完全相同

13、设置当前module为顶层文件，然后进行编译当前设计文件；

14、点击开始编译

15、编译成功并弹出对话框，点击确定；

16、新建仿真波形文件；选择如下所示，选择好波形文件后，点击OK

17、弹出对话框，如下图所示

18、添加输入输出信号的波形仿真文件中；安装图中说明进行选择；

在这块区域中，单击鼠标右键

19、点击”Node Finder...”

在这块区域中，单击鼠标右键

20、按照下图说明进行操作

1、选择“Pins:all”

2、点击list

3、点击list之后，会出现当前编译的文件所有的输入和输出引脚

21、按照图中说明进行操作

4、点击OK

3、出现输入和输出端口

2、点击这个按键

1、按住键盘的“Ctrl”键，选择好需要添加的输入和输出引脚名字

22、再单击OK

23、下图中，点击红色框选部分，从而选中了clk这个信号进行编辑；

24、点击时钟的那个图标；进行编辑输入信号clk的时钟频率；

25、在下图中，进行设计时钟频率；

26、编辑输入信号rst，rst 信号是高电平复位，选取一段复位的时间段，选取的方式是，按住鼠标左键，然后拖地鼠标选取所需要的时间段；如下图所示；

27、选择“1”，就可以把刚才所选取的时间段变为1；编辑好波形文件后，必须点击保存；

28、选取仿真的方式，点击“Processing”----“Simulator Tool”

29、如果您需要先进行功能仿真，1、选择“Functional”；2、选择刚才保存的波形文件“johson.vwf”；3、点击“Generate Functional Simulation Nelist”,弹出对话框，提示成功后，点击“确定”；4、点击“Start”

4

3

2

1

30、仿真成功后，弹出对话框，提示仿真成功，然后点击“Report”

就可以看到波形仿真结果了；

19、