单板设计电路

单板硬件设计（硬件设计）

电源滤波：

1·输入侧电源的滤波：

  对于单板的电源输入侧， 出于上电特性及热插拔的需要， 需要加П型滤波电路，基本的电路形式为图 1所示。

     其中，C1 为输入侧的输入电容，L 为输入电感，C2 为П型滤波电路的输出侧电容；C1 的主要目的是为了上电瞬间的电压上升率，并滤除输入侧电路由电源引入的纹波，因此，C1 一般是由直流电容及交流电容组成的并联电容组，其中直流电容的主要作用是去除电容中的纹波，而交流电容的主要作用是为了去耦。（一般不叫交流电容，而是称之为无极性电容，从字义上就可以看出来，它是可以不分极性的，所以交流和直流都可以用，举个列子来说吧，我们一般在整流出来后会并一个电解电容，也就是你说的直流电容来滤波，为得到更干净的直流电压，我们还会并一个高频电容来滤除高频杂波，也就是一个瓷片电容，这个瓷片也就是无极性电容。 但是无极性电容一般容量都不是很大，如果是大容量的，比如说在轮船上使用的蓄电电容，一般个头都很大，一个2KV 500UF的电容都有差不多10公斤重了。但是它具备一个非常好的特点，就是耐压可以做得很高，并且损耗非常小。长时间运行稳定等特点。而电解电容就是直流电容，它的容量很高，但是耐压相对比较小。而且容量和耐压会随使用时间而损耗。而钽电容的出现恰好的解决了这个问题，钽电容全称是钽电解电容，电容也属于电解电容的一种，使用金属钽做介质，不像普通电解电容那样使用电解液，钽电容不需像普通电解电容那样使用镀了铝膜的电容纸烧制，电阻本身几乎没有电感，但也了它的容量。此外，钽电容内部没有电解液，很适合在高温下工作。 钽电容的特点是寿命长、电容器耐高温、准确度高、滤高频改波性能极好，不过容量较小、价格也比铝电容贵，而且耐电压及电流能力较弱。三极管它被应用于大容量滤波的地方，像CPU插槽附近就看到钽电容的身影，多同陶瓷电容，电解电容配合使用或是应用于电压、钽电容电流不大的地方。）

    从参数及器件选择上，输入侧一般选取钽电容，去耦电容的值为 0.01uf ~1uf之间，针式或贴片均可，但从生产工艺的角度，则以选取贴片为佳，推荐的参数为直流电容 10uf，交流电容 0.1uf。 

    电感的作用为抑制电流变化率，电感越大，抑制效果越好，但同时电感太大时的上电特性不好，上电及下电时，电感两端会产生反电势，这样会对后面的负载产生影响，故参数不宜过大，因而推荐的参数为 10uH。

    输出侧的电容不仅要完成去耦及滤纹波的作用，而且还须维持滤波后电平不受电感反电势的影响， 兼顾考虑板内负载大小及板内其他去耦电容的数量，推荐参数为直流电容 10uf，交流电容 0.01~1uf。

带电插拔座

     带电插拔座的特性是先使地线连接，然后电源部分再上电，这样使得热插拔的上电过程有序，避免了电源上电不均衡所带来的冲击。

     而在系统调试中，一些单板的热插拔成为了一种经常且必要的行为，而热插拔所带来的电流及电压冲击是极其巨大的，这时对单板的损伤是由电流及电压变化率过快所造成的，而对系统的冲击是由负载的突变造成的，因此，遏制电流、电压变化率，减轻负载突变是热插拔的先决条件，但单靠П型滤波电路是不够的，这样需要有热插拔的单板必须加带电插拔座。

上下拉电阻：

1·上拉电阻的选取原则：

A·提高灌电流的能力： 

    单板内部的器件功耗及驱动能力各不相同，这样在器件连接时的灌电流能力不尽相同，连接上会有驱动问题，此时需要加上拉电阻。

B·电平兼容： 

    板内或板间器件选取各不相同，信号电平特性各不相同，出于兼容性的考虑，须加上拉电阻以保证兼容性。

C·电平稳态的特性： 

    个别器件在上电时要求某些管脚的初始电平固定为高，此时必须加上拉电阻以保证器件能够正常的工作。 

 D·器件及参数选取： 

     对于 A，B，一般的上拉电阻选取 2K~1M 欧姆，视负载情况而定，重负载时电阻应选取靠近下限，轻负载时选取上限，这里的负载以器件功耗指标来确定；对于上述 C 的情况，则以该种器件的数据特性来决定。器件一般以金属膜的电阻或阻排为准。

2·下拉电阻的选取原则：

A·电平兼容： 

    板内或板间器件选取各不相同，信号电平特性各不相同，出于兼容性的考虑，须加下拉电阻以保证兼容性。

B·端接： 

    板内或板间的信号频率较高或信号上升沿较陡时，需要加端接电阻下拉到地，一般此时经常性的会再串入一个适当的电容。

C·电平稳态特性： 

    个别器件在上电时要求某些管脚的初试电平固定为低，此时必须加下拉电阻以保证器件能够正常的工作。 

D·器件及参数选取： 

     对于 A，下拉电阻一般选取 1K~100K欧姆，视负载电平情况而定，CMOS 电平的负载，电阻应选取下限，TTL 电平时选取上限，这里的电平以负载指标来确定；对于上述 B 的情况，一般选取75~150 欧姆的电阻；对于上述 C 的情况，则以该种器件的数据特性来决定；器件一般以金属膜的电阻或阻排为准。

ID的标准电路

     ID 即为单板的板位信号，一般用来作邮箱地址译码选择，ID 信号在母板上接 VCC 或GND，所以在单板上需作处理，典型电路如下：

高速时钟线设计

  在 PCB 布线中对高速时钟信号线，应少打过孔，减少线径变化层次，维持线宽一致性，不用 T 型接头分支，增加时钟线与其它线的间距，减少平行走线，条件允许的情况下，在时钟线两侧加上地线隔离。另外可采用终端匹配技术消除反射。

  （1）始端串阻

  在驱动端，加一个小阻值串阻，反射将发生在负载端，目的是确保反射波不会从源端再反射回来。串阻的值须满足下列等式：

          Rs≥ZT--Tout

    Rs－－串阻    ZT－线的特性阻抗      Rout－源端输出阻抗

  串阻方式对每根时钟线只需一个电阻，几乎没有直流功耗，而且电阻还起着限流作用，减小地线反冲。但是反射仍然有可能发生，沿线也将存在中间电压，因此，这种方式不适合分布式负载。另外，高的电阻值还会减少时钟波形的幅度和增加上升时间（在驱动端的接口芯片应为 74AC16244 系列芯片） 。

（2）终端并联 AC 方式

   在负载端并联一个 RC，电容值的选取一定要非常小心，它的值必须大得能够吸收传输波的能量，但又一定要小得不会损害信号的上升时间，通常用小于 50PF的电容。电阻值RL大约等于 ZT（几十欧姆左右） 。

  并接 RL方式对时钟线来说很少采用，对信号的上升时间损害较大，但它没有 DC 功耗，能够消除长线的反射。

  总的来说，终端匹配技术，常用来防止电压反射，减小上冲和下冲，防止时钟错误和损害片子。对一个系统来说， 可选的终端匹配技术有很多， 但要确保终端元件尽量靠近源端 （串阻）或靠近负载端（并接 RC），这样可以减小诱导电感，使匹配有效。

接口驱动及支持芯片

  这里所说的接口主要是指总线（地址总线，数据总线等），从驱动能力和速度上综合考虑，对地址总线、控制总线和时钟信号等统一采用 TI公司的 74AC16244；对双向的数据总线采用 TI公司的 74AC16245。

  禁止选用 74FCT16244 或74FCT16245系列芯片。

复位电路

复位电路采用 AD公司的复位电路芯片 ADM708，常用电路如下：

    /MR 为复位信号输入端，低电平有效。它可以直接和手动复位开关相连，也可以接由逻辑电路产生的软复位信号，或二者的组合。

 Watchdog 电路

根据清除 Watchdog 方法的不同，常用到两种 Watchdog 电路。

1)利用并行口某一位对 Watchdog 进行清除，电路原理如下：

这种电路的特点是对 Watchdog 不能进行开、关，CTL 脚为高或为低电平超过一定时间就会引起 Watchdog 触发，避免了因 CPU死机 Watchdog造成被长期清除的现象。

2)Watchdog占用 CPU的地址空间，电路原理如下：

这种电路的特点是对 Watchdog 可以灵活地进行开、关。并且只要 Watchdog 打开，如果没有定时清 Watchdog，就一定会造成 Watchdog 触发，不会出现 Watchdog 无法触发的现象。

电容滤波是有频段的，很多人以为电容是越大越好，其实不然，每个电容有一定的滤波频段，大电容滤低频，小电容滤高频，主要是根据电容的谐振频点来决定，电容在谐振频率点处有最佳的滤波效果！在以谐振点为中心的一段频段之内有较好的滤波效果，其他部分滤波效果不佳！电容的谐振点与电容的容值以及 ESL（等效串联电感）相关，具体大家可以查一下网上资料，以及会议学校学习串联谐振电路的理论分析就会知道！通常我们建议在电源端口增加UF级别电容来滤波几百 KHZ到5MHZ之间的差模干扰，原因就是UF级别电容谐振点在1MHZ左右。另外建议加在高频数字电路上我们建议加1nF贴片电容，原因就是1nf电容的谐振频率在100MHZ之间，不同厂家谐振频点有所不同，这样比较好滤波几十MHZ到200MHZ干扰，有利与EMI问题解决！

电容作用

1）滤波

滤波是电容的作用中很重要的一部分。几乎所有的电源电路中都会用到。从理论上（即假设电容为纯电容）说，电容越大，阻抗越小，通过的频率也越高。但实际上超过1uF的电容大多为电解电容，有很大的电感成份，所以频率高后反而阻抗会增大。有时会看到有一个电容量较大电解电容并联了一个小电容，这时大电容通低频，小电容通高频。电容的作用就是通高阻低，通高频阻低频。电容越大低频越容易通过，电容越大高频越容易通过。具体用在滤波中,大电容(1000uF)滤低频，小电容(20pF)滤高频。

曾有网友将滤波电容比作“水塘”。由于电容的两端电压不会突变，由此可知，信号频率越高则衰减越大，可很形象的说电容像个水塘，不会因几滴水的加入或蒸发而引起水量的变化。它把电压的变动转化为电流的变化，频率越高，峰值电流就越大，从而缓冲了电压。滤波就是充电，放电的过程

2）旁路

旁路电容是为本地器件提供能量的储能器件，它能使稳压器的输出均匀化，降低负载需求。就像小型可充电电池一样，旁路电容能够被充电，并向器件进行放电。为尽量减少阻抗，旁路电容要尽量靠近负载器件的供电电源管脚和地管脚。这能够很好地防止输入值过大而导致的地电位抬高和噪声。地弹是地连接处在通过大电流毛刺时的电压降。

3）去藕

去藕，又称解藕。从电路来说，总是可以区分为驱动的源和被驱动的负载。如果负载电容比较大，驱动电路要把电容充电、放电，才能完成信号的跳变，在上升沿比较陡峭的时候，电流比较大，这样驱动的电流就会吸收很大的电源电流，由于电路中的电感，电阻（特别是芯片管脚上的电感，会产生反弹），这种电流相对于正常情况来说实际上就是一种噪声，会影响前级的正常工作。这就是耦合。去藕电容就是起到一个电池的作用，满足驱动电路电流的变化，避免相互间的耦合干扰。将旁路电容和去藕电容结合起来将更容易理解。旁路电容实际也是去藕合的，只是旁路电容一般是指高频旁路，也就是给高频的开关噪声提高一条低阻抗泄防途径。高频旁路电容一般比较小，根据谐振频率一般是0.1u，0.01u等，而去耦合电容一般比较大，是10uF或者更大，依据电路中分布参数，以及驱动电流的变化大小来确定。旁路是把输入信号中的干扰作为滤除对象，而去耦是把输出信号的干扰作为滤除对象，防止干扰信号返回电源。这应该是他们的本质区别。

去耦电路也称退藕电路!是为消除放大器级间自激回授因起的阻塞振荡而设置的!通常是由LC,RC.C等接地回路组成.集成电路的接地退藕电容就是此意! 去耦电路也称退藕电路!是为消除放大器级间自激回授因起的阻塞振荡而设置的!通常是由LC,RC.C等接地回路组成.集成电路的接地退藕电容就是此意!

4）储能

储能型电容器通过整流器收集电荷，并将存储的能量通过变换器引线传送至电源的输出端。电压额定值为40～450VDC、电容值在220～150 000uF之间的铝电解电容器（如EPCOS公司的 B43504或B43505）是较为常用的。根据不同的电源要求，器件有时会采用串联、并联或其组合的形式，对于功率级超过10KW的电源，通常采用体积较大的罐形螺旋端子电容器。

2、应用于信号电路，主要完成耦合、振荡/同步及时间常数的作用：

1）耦合

举个例子来讲，晶体管放大器发射极有一个自给偏压电阻，它同时又使信号产生压降反馈到输入端形成了输入输出信号耦合，这个电阻就是产生了耦合的元件，如果在这个电阻两端并联一个电容，由于适当容量的电容器对交流信号较小的阻抗,这样就减小了电阻产生的耦合效应，故称此电容为去耦电容。

2）振荡/同步

包括RC、LC振荡器及晶体的负载电容都属于这一范畴。

3）时间常数

这就是常见的 R、C 串联构成的积分电路。当输入信号电压加在输入端时，电容（C）上的电压逐渐上升。而其充电电流则随着电压的上升而减小。电流通过电阻（R）、电容（C）的特性通过下面的公式描述：

i = (V/R)e-(t/CR) 

回答者： hzqh1024 | 六级 | 2009-9-22 09:20

滤波：多用于直流电路，引入滤波电容的原因是要获得平滑稳定的电压，因为电容两端的电压不能突变，所以它能抑制电压的波动，使电压变得平稳光滑。

去耦：也叫退耦，主要作用有两个：1、去除器件之间的交流射频耦合。它能将器件的电源端上瞬间的尖峰、毛刺对地短路掉。理论上，频率越高，需要的去耦电容越小。

旁路：旁路电容的作用是将回路中不需要的交流信号对地短路掉。

你的说法理论上没有错，但是几乎没有人去这么说。

电容在耦合的时候当然是串联在电路中的，如果它并联在器件之间，那到底是谁和谁耦合？去耦当然是并联在器件的两端，注明：电源端和地线，在具体运用的时候记得电容要尽量靠近电源端，去耦效果好，这是经验。旁路一般是把电阻和电容并联在一起，然后串联在某个回路中，通常这么用。

这个问题没有具体的答案。很难计算。但理论上肯定是频率越高需要的电容越小的，因为频率越高，电容的容抗越小，电路中的交流干扰成分对地短路的程度越高，也就是衰减越大，这是我们想要的，但在实际的运用中，同样的频率，用0.1uF的电容和用0.01uF的电容效果几乎是一样的，谁也没办法解释，但通常有经验的工程师都喜欢用0.1uF，记住就可以了。

在晶振两端对地接电容是为了校正时钟波形。晶振和集成电路内部的电路组成震荡器，这两个小电容就是配合这个振荡器工作用的，也可以说是振荡器的一部分。12M的晶振不一定非要用20P的，具体用多大的电容取决于你的芯片，比如51单片机要30pF，AVR单片机要22pF，这个和晶振的频率没有关系的。

问题四后面的那句话没有分析明白，请说的清楚一点，你模拟的电路中有晶振么？有晶振的话就不用任何输入波形，没有的话直接给12M的方波信号源就可以了，但是要在XTAL1和XTAL2中选一个，这两个中肯定有一个可以直接输入外部之中频率，具体哪一个，你需要查一下器件资料，直接用12M方波的信号源接到这个引脚上就可以了。

标签： 电容  

关于滤波电容、去耦电容、旁路电容作用

滤波电容用在电源整流电路中，用来滤除交流成分。使输出的直流更平滑。 

去耦电容用在放大电路中不需要交流的地方，用来消除自激，使放大器稳定工作。 

旁路电容用在有电阻连接时，接在电阻两端使交流信号顺利通过。

1.关于去耦电容蓄能作用的理解

1）去耦电容主要是去除高频如RF信号的干扰，干扰的进入方式是通过电磁辐射。

      而实际上，芯片附近的电容还有蓄能的作用，这是第二位的。

     你可以把总电源看作密云水库，我们大楼内的家家户户都需要供水，

     这时候，水不是直接来自于水库，那样距离太远了，

     等水过来，我们已经渴的不行了。

     实际水是来自于大楼顶上的水塔,水塔其实是一个buffer的作用。

     如果微观来看，高频器件在工作的时候，其电流是不连续的，而且频率很高，

     而器件VCC到总电源有一段距离，即便距离不长，在频率很高的情况下，

     阻抗Z＝i*wL+R，线路的电感影响也会非常大，

     会导致器件在需要电流的时候，不能被及时供给。

     而去耦电容可以弥补此不足。

     这也是为什么很多电路板在高频器件VCC管脚处放置小电容的原因之一

   （在vcc引脚上通常并联一个去藕电容，这样交流分量就从这个电容接地。）

2）有源器件在开关时产生的高频开关噪声将沿着电源线传播。去耦电容的主要功能就是提供 

     一 个局部的直流电源给有源器件，以减少开关噪声在板上的传播和将噪声引导到地

2.旁路电容和去耦电容的区别

     去耦：去除在器件切换时从高频器件进入到配电网络中的RF能量。去耦电容还可以为器件     供局部化的DC电压源，它在减少跨板浪涌电流方面特别有用。 

旁路：从元件或电缆中转移出不想要的共模RF能量。这主要是通过产生AC旁路消除无意的能量进入敏感的部分，另外还可以提供基带滤波功能（带宽受限）。

我们经常可以看到，在电源和地之间连接着去耦电容，它有三个方面的作用：一是作为本集成电路的蓄能电容；二是滤除该器件产生的高频噪声，切断其通过供电回路进行传播的通路；三是防止电源携带的噪声对电路构成干扰。

     在电子电路中，去耦电容和旁路电容都是起到抗干扰的作用，电容所处的位置不同，称呼就不一样了。对于同一个电路来说，旁路（bypass）电容是把输入信号中的高频噪声作为滤除对象，把前级携带的高频杂波滤除，而去耦（decoupling）电容也称退耦电容，是把输出信号的干扰作为滤除对象。

滤波电容用在电源整流电路中，用来滤除交流成分。使输出的直流更平滑。 

去耦电容用在放大电路中不需要交流的地方，用来消除自激，使放大器稳定工作。

耦合电容隔直流通交流 

旁路电容用在有电阻连接时，接在电阻两端使交流信号顺利通过。

滤波电容用在电源上，使电源更平滑，没有杂波； 

去耦电容用在直流信号反馈上，去掉交流耦合信号； 

旁路电容用在直流通路连接时提高交流信号通过率的。

什么是整流：

整流:利用二极管的单相导电性,将交流电改变为单向脉动的直流电的过程。

交流电变直流电叫整流.整流电路由整流变压器,半导体器件-二极管或可控硅和滤波器等组成.

整流二极管：一种将交流电能转变为直流电能的半导体器件。通常它包含一个PN结，有阳极和阴极两个端子。其结构如图1所示。P区的载流子是空穴,N区的载流子是电子，在P区和N区间形成一定的位垒。外加使P区相对N区为正的电压时，位垒降低，位垒两侧附近产生储存载流子，能通过大电流，具有低的电压降（典型值为0.7V）,称为正向导通状态。若加相反的电压,使位垒增加，可承受高的反向电压，流过很小的反向电流（称反向漏电流），称为反向阻断状态。整流二极管具有明显的单向导电性,其伏安特性和电路符号如图2所示。整流二极管可用半导体锗或硅等材料制造。硅整流二极管的击穿电压高，反向漏电流小，高温性能良好。通常高压大功率整流二极管都用高纯单晶硅制造。这种器件的结面积较大，能通过较大电流（可达上千安），但工作频率不高，一般在几十千赫以下。整流二极管主要用于各种低频整流电路。

整流桥：

一：成本节约

现象一：这些拉高/拉低的电阻用多大的阻值关系不大，就选个整数5K吧

点评：市场上不存在5K的阻值，最接近的是 4.99K（精度1%），其次是5.1K（精度5%），其成本分别比精度为20%的4.7K高4倍和2倍。20%精度的电阻阻值只有1、1.5、2.2、 3.3、4.7、6.8几个类别（含10的整数倍）；类似地，20%精度的电容也只有以上几种值，如果选了其它的值就必须使用更高的精度，成本就翻了几 倍，却不能带来任何好处。

现象二：面板上的指示灯选什么颜色呢？我觉得蓝色比较特别，就选它吧

点评：其它红绿黄橙等颜色的不管大小（5MM以下）封装如何，都已成熟了几十年，价格一般都在5毛钱以下，而蓝色却是近三四年才发明的东西，技术成熟度和供货稳定度都较差，价格却要贵四五倍。目前蓝色指示灯只用在不能用其它颜色替代的场合，如显示视频信号

等。

现象三：这点逻辑用74XX的门电路搭也行，但太土，还是用CPLD吧，显得高档多了点评：74XX的门电路只几毛钱，而CPLD至少也得几十块，（GAL/PAL虽然只几块钱，但公司不推荐使用）。成本提高了N倍不说，还给生产、文档等工作增添数倍的工作。

现象四：我们的系统要求这么高，包括MEM、CPU、FPGA等所有的芯片都要选最快的点评：在一个高速系统中并不是每一部分都工作在高速状态，而器件速度每提高一个等级，价格差不多要翻倍，另外还给信号完整性问题带来极大的负面影响。

现象五：这板子的PCB设计要求不高，就用细一点的线，自动布吧

点评：自动布线必然要占用更大的PCB面积，同时产生比手动布线多好多倍的过孔，在批量很大的产品中，PCB厂家降价所考虑的因素除了商务因素外，就是线宽和过孔数量，它们分别影响到PCB的成品率和钻头的消耗数量，节约了供应商的成本，也就给降价找到了理由。

现象六：程序只要稳定就可以了，代码长一点，效率低一点不是关键

点评：CPU的速度和存储器的空间都是用钱买来的，如果写代码时多花几天时间提高一下程序效率，那么从降低CPU主频和减少存储器容量所节约的成本绝对是划算的。CPLD/FPGA设计也类似。

二：低功耗设计

现象一：我们这系统是220V供电，就不用在乎功耗问题了

点评：低功耗设计并不仅仅是为了省电，更多的好处在于降低了电源模块及散热系统的成本、由于电流的减小也减少了电磁辐射和热噪声的干扰。随着设备温度的降低，器件寿命则相应延长（半导体器件的工作温度每提高10度，寿命则缩短一半）

现象二：这些总线信号都用电阻拉一下，感觉放心些

点 评：信号需要上下拉的原因很多，但也不是个个都要拉。上下拉电阻拉一个单纯的输入信号，电流也就几十微安以下，但拉一个被驱动了的信号，其电流将达毫安 级，现在的系统常常是地址数据各32位，可能还有244/245隔离后的总线及其它信号，都上拉的话，几瓦的功耗就耗在这些电阻上了（不要用8毛钱一度电 的观念来对待这几瓦的功耗）。

现象三：CPU和FPGA的这些不用的I/O口怎么处理呢？先让它空着吧，以后再说

点评：不用的I/O口如果悬空的话，受外界的一点点干扰就可能成为反复振荡的输入信号了，而MOS器件的功耗基本取决于门电路的翻转次数。如果把它上拉的话，每个引脚也会有微安级的电流，所以最好的办法是设成输出（当然外面不能接其它有驱动的信号）

现象四：这款FPGA还剩这么多门用不完，可尽情发挥吧

点评：FGPA的功耗与被使用的触发器数量及其翻转次数成正比，所以同一型号的FPGA在不同电路不同时刻的功耗可能相差100倍。尽量减少高速翻转的触发器数量是降低FPGA功耗的根本方法。

现象五：这些小芯片的功耗都很低，不用考虑

点 评：对于内部不太复杂的芯片功耗是很难确定的，它主要由引脚上的电流确定，一个ABT16244，没有负载的话耗电大概不到1毫安，但它的指标是每个脚可 驱动60毫安的负载（如匹配几十欧姆的电阻），即满负荷的功耗最大可达60*16=960mA，当然只是电源电流这么大，热量都落到负载身上了。

现象六：存储器有这么多控制信号，我这块板子只需要用OE和WE信号就可以了，片选就接地吧，这样读操作时数据出来得快多了。

点评：大部分存储器的功耗在片选有效时（不论OE和WE如何）将比片选无效时大100倍以上，所以应尽可能使用CS来控制芯片，并且在满足其它要求的情况下尽可能缩短片选脉冲的宽度。

现象七：这些信号怎么都有过冲啊？只要匹配得好，就可消除了

点 评：除了少数特定信号外（如100BASE-T、CML），都是有过冲的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象TTL的输 出阻抗不到50欧姆，有的甚至20欧姆，如果也用这么大的匹配电阻的话，那电流就非常大了，功耗是无法接受的，另外信号幅度也将小得不能用，再说一般信号 在输出高电平和输出低电平时的输出阻抗并不相同，也没办法做到完全匹配。所以对TTL、LVDS、422等信号的匹配只要做到过冲可以接受即可。

现象八：降低功耗都是硬件人员的事，与软件没关系

点 评：硬件只是搭个舞台，唱戏的却是软件，总线上几乎每一个芯片的访问、每一个信号的翻转差不多都由软件控制的，如果软件能减少外存的访问次数（多使用寄存 器变量、多使用内部CACHE等）、及时响应中断（中断往往是低电平有效并带有上拉电阻）及其它争对具体单板的特定措施都将对降低功耗作出很大的献。

三：系统效率

现象一：这主频100M的CPU只能处理70%，换200M主频的就没事了

点评：系统的处理能力牵涉到多种多样的因素，在通信业务中其瓶颈一般都在存储器上，CPU再快，外部访问快不起来也是徒劳。

现象二：CPU用大一点的CACHE，就应该快了

点 评：CACHE的增大，并不一定就导致系统性能的提高，在某些情况下关闭CACHE反而比使用CACHE还快。原因是搬到CACHE中的数据必须得到多次 重复使用才会提高系统效率。所以在通信系统中一般只打开指令CACHE，数据CACHE即使打开也只局限在部分存储空间，如堆栈部分。同时也要求程序设计 要兼顾CACHE的容量及块大小，这涉及到关键代码循环体的长度及跳转范围，如果一个循环刚好比CACHE大那么一点点，又在反复循环的话，那就惨了。

现象三：这么多任务到底是用中断还是用查询呢？还是中断快些吧

点 评：中断的实时性强，但不一定快。如果中断任务特别多的话，这个没退出来，后面又接踵而至，一会儿系统就将崩溃了。如果任务数量多但很频繁的话，CPU的 很大精力都用在进出中断的开销上，系统效率极为低下，如果改用查询方式反而可极大提高效率，但查询有时不能满足实时性要求，所以最好的办法是在中断中查 询，即进一次中断就把积累的所有任务都处理完再退出。

现象四：存储器接口的时序都是厂家默认的配置，不用修改的

点评：BSP对存储 器接口设置的默认值都是按最保守的参数设置的，在实际应用中应结合总线工作频率和等待周期等参数进行合理调配。有时把频率降低反而可提高效率，如RAM的 存取周期是70ns，总线频率为40M时，设3个周期的存取时间，即75ns即可；若总线频率为50M时，必须设为4个周期，实际存取时间却放慢到了 80ns。

现象五：一个CPU处理不过来，就用两个分布处理，处理能力可提高一倍

点评：对于搬砖头来说，两个人应该比一个人的效率高一倍；对于作画来说，多一个人只能帮倒忙。使用几个CPU需对业务有较多的了解后才能确定，尽量减少两个CPU间协调的代价，使1+1尽可能接近2，千万别小于1。

现象六：这个CPU带有DMA模块，用它来搬数据肯定快

点 评：真正的DMA是由硬件抢占总线后同时启动两端设备，在一个周期内这边读，那边些。但很多嵌入CPU内的DMA只是模拟而已，启动每一次DMA之前要做 不少准备工作（设起始地址和长度等），在传输时往往是先读到芯片内暂存，然后再写出去，即搬一次数据需两个时钟周期，比软件来搬要快一些（不需要取指令， 没有循环跳转等额外工作），但如果一次只搬几个字节，还要做一堆准备工作，一般还涉及函数调用，效率并不高。所以这种DMA只对大数据块才适用。

四：信号完整性

现象一：这些信号都经过仿真了，绝对没问题

点 评：仿真模型不可能与实物一模一样，连不同批次加工的实物都有差别，就更别说模型了。再说实际情况千差万别，仿真也不可能穷举所有可能，尤其是串扰。曾经 有一教训是某单板只有特定长度的包极易丢包，最后的原因是长度域的值是0xFF，当这个数据出现在总线上时，干扰了相邻的WE信号，导致写不进RAM。其 它数据也会对WE产生干扰，但干扰在可接受的范围内，可是当8位总线同时由0边1时，附近的信号就招架不住了。结论是仿真结果仅供参考，还应留有足够的余 量。

现象二：100M的数据总线应该算高频信号，至于这个时钟信号频率才8K，问题不大

点评：数据总线的值一般是由控制信号或时钟 信号的某个边沿来采样的，只要争对这个边沿保持足够的建立时间和保持时间即可，此范围之外有干扰也罢过冲也罢都不会有多大影响（当然过冲最好不要超过芯片 所能承受的最大电压值），但时钟信号不管频率多低（其实频谱范围是很宽的），它的边沿才是关键的，必须保证其单调性，并且跳变时间需在一定范围内。

现象三：既然是数字信号，边沿当然是越陡越好

点评：边沿越陡，其频谱范围就越宽，高频部分的能量就越大；频率越高的信号就越容易辐射（如微波电台可做成手机，而长波电台很多国家都做不出来），也就越容易干扰别的信号，而自身在导线上的传输质量却变得越差，因此能用低速芯片的尽量使用低速芯片。

现象四：为保证干净的电源，去偶电容是多多益善

点评：总的来说去偶电容越多电源当然会更平稳，但太多了也有不利因素：浪费成本、布线困难、上电冲击电流太大等。去偶电容的设计关键是要选对容量并且放对地方，一般的芯片手册都有争对去偶电容的设计参考，最好按手册去做。

现象五：信号匹配真麻烦，如何才能匹配好呢？

点 评：总的原则是当信号在导线上的传输时间超过其跳变时间时，信号的反射问题才显得重要。信号产生反射的原因是线路阻抗的不均匀造成的，匹配的目的就是为了 使驱动端、负载端及传输线的阻抗变得接近，但能否匹配得好，与信号线在PCB上的拓扑结构也有很大关系，传输线上的一条分支、一个过孔、一个拐角、一个接 插件、不同位置与地线距离的改变等都将使阻抗产生变化，而且这些因素将使反射波形变得异常复杂，很难匹配，因此高速信号仅使用点到点的方式，尽可能地减少 过孔、拐角等问题。

五：可靠性设计

现象一：这块单板已小批量生产了，经过长时间测试没发现任何问题

点评：硬件设计和芯片应 用必须符合相关规范，尤其是芯片手册中提到的所有参数（耐压、I/O电平范围、电流、时序、温度PCB布线、电源质量等），不能光靠试验来验证。公司有不 少产品都有过惨痛的教训，产品卖了一两年，IC厂家换了个生产线，咱们的板子就不转了，原因就是人家的芯片参数发生了点变化，但并没有超出手册的范围。如 果你以手册为准，那他怎么变化都不怕，如果参数变得超出手册范围了还可找他索赔（假如这时你的板子还能转，那你的可靠性就更牛了）。

现象二：这部分电路只要要求软件这样设计就不会有问题

点评：硬件上很多电气特性直接受软件控制，但软件是经常发生意外的，程序跑飞了之后无法预料会有什么操作。设计者应确保不论软件做什么样的操作硬件都不应在短时间内发生永久性损坏。

现象三：用户操作错误发生问题就不能怪我了

点评：要求用户严格按手册操作是没错的，但用户是人，就有犯错的时候，不能说碰错一个键就死机，插错一个插头就烧板子。所以对用户可能犯的各种错误必须加以保护。

现象四：这板子坏的原因是对端的板子出问题了，也不是我的责任

点评：对于各种对外的硬件接口应有足够的兼容性，不能因为对方信号不正常，你就歇着了。它不正常只应影响到与其有关的那部分功能，而其它功能应能正常工作，不应彻底罢工，甚至永久损坏，而且一旦接口恢复，你也应立即恢复正常。