基于FPGA的UART设计的Verilog实现程序

i系统时钟

o采样时钟输出

reg clkout;

reg [24:0] cnt;

//分频进程

always @(posedge clk)

endmodule 

/*******************发送模块********************************/

module urattx(clk,datain,wrsig,idle,tx);

 时钟

 input [7:0] datain; 需要发送的数据

 input wrsig; 发送命令，上升沿有效

 output idle;  //线路状态指示，高为线路忙，地为线路空闲

 发送数据信号

 reg idle,tx;

 reg send;

 reg wrsigbuf,wrsigrise;

 reg presult;

 reg [7:0] cnt;  计数器

 parameter paritymode = 1'b0;

 //检测发送命令是否有效

 always @(posedge clk)

 begin

 end

always @(posedge clk)

begin

 当发送命令有效且线路为空闲时，启动新的数据发送进程

 一帧资料发送结束

end

always @(posedge clk)

begin

  产生起始位

    发送数据0位

    发送数据1位

    发送奇偶校验位

      发送停止位

    一帧资料发送结束

end

endmodule