基于CPLD的多电平逆变器的驱动脉冲发生电路的设计

本文主要介绍了多电平逆变器的发展情况和拓扑结构。其中级联式多电平逆变器因其直流侧采用相互分离的直流电源，不存在电压均衡问题，而且其H桥单元结构的模块化设计更适合于5电平以上的多电平逆变场合。因此，本论文以五电平逆变器单桥臂为应用对象。对于超过三电平的电路结构，现有的嵌入式处理器本身提供的PWM通道显然不够用，而CPLD具有I/O口多、设计灵活、规模大和速度快的优点，可以满足多电平的需要。为此本文采用CPLD设计了多电平变换器用脉冲发生器实现方案。其中硬件部分采用PROTEL软件来进行原理设计和PCB制作，软件部分采用quartus软件工具，利用VHDL等硬件描述语言完成PWM脉冲生成的程序的编程，并对软硬件进行了调试，提高了集成度，降低开发成本，提高了系统的可靠性。

关键词：多电平逆变器，pwm，vhdl，cpld

ABSTRACT

This paper introduces the multi-level inverter and the development of topology. Which cascaded multi-level inverter DC side of their mutual separation using DC power, there is no voltage balancing problem, and its modular unit structure H bridge design is more suitable for more than 5 levels of multi-level inverter occasions. Therefore, this thesis single five-level inverter bridge arm for the application object. For more than three-level circuit structure, the existing embedded processor itself the PWM channel is clearly not enough, the CPLD is I / O port and more flexible design of the scale and speed advantages of multi-level meet the needs. To this end this paper, CPLD design of power converters using pulse generator implementations. The hardware part of the principle of using PROTEL software for PCB design and production, quartus software tools applied to the software, using VHDL hardware description language such as PWM pulse generated by the completion of the programming, and debugging software and hardware, improved integration, reduced development costs, improve system reliability.

KEY WORDS： Multi-level inverter, pwm, vhdl, cpld

1 绪论

1.1多电平逆变器的发展背景

   近年来，多电平逆变器在高压大功率场合的应用受到越来越多的关注，各种电路拓扑结构及控制方法纷纷被提出和研究。所谓的多电平逆变器(Multilevel Inverter)，其每相桥臂上有4个或更多的电力半导体器件，通过对直流侧的分压和开关动作的不同组合，实现多电平阶梯波电压的输出，从而使波形更加正弦化。

  在电压型逆变器中，最早广泛应用的是两电平逆变器。所谓两电平逆变器，就是通过控制开关管的导通和关断，在输出端把直流电源的正极和负极电压分别引出，将直流电能变换成交流电能的一种电能变换器。这种变换器一个最大的弱点是，受开关管功率和耐压的，不宜实现高压大功率输出。为了解决这个问题，通常的办法是将开关管直接串联，但这样做还需要解决开关管串联引起的静态和动态均压问题，同时还需要加入输出滤波器，以降低输出谐波和du/dt。为了避免出现上述技术难题，于20世纪80年代，在电力电子技术领域中应电力系统直流输电、无功补偿、电力有源滤波以及高压大功率交流电动机变频调速系统发展的需要，一种新型的、适合于环保节能应用的逆变器新思路——多电平逆变器开始出现。多电平变换器的基本思想最早是由日本长冈科技大学的Nabae等人于1980年提出的“二极管箝位（NPC-Neutral Point Clamped)三电平逆变器”。Bhagwat和Steranovic在1983年进一步将三电平推广到多电平结构[1]。

随着电力电子技术的发展，多电平逆变器在中高压大功率场合的应用得到越来越多的关注，在国内外已逐步进入实用阶段的多电平变换技术，在工业发达国家，兆瓦级的高压多电平逆变器已有产品大量投入市场，并应用于电力机车牵引、船舰电力推进、轧钢、造纸、油气田、无功补偿等高性能系统中，国内市场需求也很旺盛[2]。

多电平变换器在灵活交流输电和用户电力技术方面有广阔的应用，现有的各种应用中主要有以下三类：高压大电机变频调速，电能质量综合治理，交直流能量转换[3]。

    多电平功率变换电路从一出现便成为大功率电机拖动、中压供电、大功率无功补偿及有源滤波等领域的研究热点。在高压大功率应用场合，为了克服单个功率元器件耐压偏低，减少输出波形的谐波含量以及降低器件开关频率，减少开关损耗，经过20多年的研发，很多学者相继提出了具有使用意义的多电平逆变器电路，出现了许多新型拓扑结构的多电平变换器，并已成功地应用于工业实际中。归纳起来，按主电路拓扑结构来分，主要有以下三种拓扑结构[4]：

   （1）二极管钳位式(Diode Clamped)。

   （2）电容钳位式(Flying Capacitors)。

   （3）具有直流电源的级联式逆变器(Cascaded Inverterswith Separated DC Sources)

1.1.1 二极管钳位式多电平逆变器 

二极管钳位式多电平逆变器是开发最早的一种多电平逆变器。这种多电平逆变器的特点是主电路和控制电路比较简单，控制方式也比较简单，便于双向功率流动的控制，功率因素控制也方便。其缺点是直流电容分压的均压比较复杂和困难。在国内外，这种结构形式的多电平逆变器已进入到实用化阶段[5]。

德国学者Holtz于1977提出的一种三电平电路在1980年由日本学者A．KiraNabae加以改造，在两个开关器件串联的基础上加入了一对中性点钳位二极管，组成了三电平逆变器，其单相电路如图1-1所示[6]。它由两个直流分压电容Cd1=Cd2，4个主开关管、4个续流二极管和两个钳位二极管组成。当开关管V1、V2同时导通时，输出端A对O点的电平为E/2；当开关管V2、V3同时导通时，输出端A和O相连，A点对O点的电平为0；当开关管V3、V4同时导通时，输出端A对O点的电平为-E/2。所以图1-1所示的逆变器电路的输出电平数有3种。电路中钳位二极管的作用是把桥臂上与其连接的点上的电压钳到零电位(即直流电源电压中点的电位)，并防止Cd1(或Cd2)工作时短路。

        图1-1 单相二极管钳位三电平逆变器电路

二极管钳位式多电平逆变器的特点如下[7-9]：

优点：

（1）电平数越多，输出电压谐波含量越少；

（2）阶梯波调制时器件在基频下工作，开关损耗小，效率高；

（3）可控制无功功率；

（4）背靠背连接系统控制简单。

缺点：

（1）需要大量的钳位二极管；

（2）每个桥臂内外侧功率器件的导通时间不同，造成负荷不一致；

    （3）存在电容电压不平衡问题。

1.1.2 飞跨电容钳位式多电平逆变器

飞跨电容钳位式多电平逆变器也叫悬浮电容多电平逆变器。它是于1992年由法国学者T．A．Meynard和H．Foch首先提出来的[10]。飞跨电容钳位多电平逆变器是用飞跨电容取代二极管对功率开关进行直接钳位的，因此不存在二极管钳位式多电平逆变器中主、从功率开关管的阻断电压不均衡和钳位二极管反向电压难以快速恢复的问题。图1-2所示是一个单相飞跨电容型五电平逆变器电路，V1—V8为功率开关管，Cc1—Cc8为钳位电容，每个电容都具有相同的容值和电压，Cl—C4为直流分压电容。由图可见，与二极管钳位式多电平变换器不同，这种电路采用的是跨接在串联开关器件之间的串联电容进行钳位的。

       图1-2 单相飞跨电容型五电平逆变器电路

飞跨电容钳位式多电平电路具有一下特点：

    优点：

(1)电平数越多，输出电压谐波含量越少；

(2)阶梯波调制时，器件在基频下开通关断损耗小，效率高；

(3)可控无功和有功功率流，因而可用于高压直流输电和变频调速；

(4)大量的开关组合冗余，可用于电压平衡控制。

缺点：

(1)需要大量的钳位电容，体积庞大，可靠性差；

(2)用于有功功率传输时，控制复杂，开关频率高，开关损耗大；

(3)存在直流分压电容电压不平衡问题。

1.1.3 级联式多电平逆变器

采用多电平逆变器的主要目的之一，就是为了利用低耐压开关器件实现高电压输出。为了达到这个目的，现在有两个解决办法：一是采用电力电子开关器件串联的半桥式逆变结构，即包括二极管和电容钳位式多电平逆变器；二是采用功率单元串联叠加的级联式逆变结构，即级联式多电平逆变器。级联式多电平逆变器是采用具有直流电源的H桥作为基本功率单元级联而成的一种串联结构形式，图1-3是传统的级联式五电平逆变器拓扑单臂电路，它由两个两电平H桥(2H桥)单元级联构成。与二极管钳位式和飞跨电容式多电平逆变器相比，级联式拓扑不需要大量的钳位二极管和飞跨电容，但是需要多个直流电压源。对于一个n电平的级联型拓扑，每个桥臂需要(n-1)/2个直流电压源和2(n-1)个主开关器件。该拓扑可以方便地通过三角形或星形联接构成三相系统。

                        图1-3 级联式五电平逆变器拓扑单臂电路

与前两种相比，级联型多电平逆变器具有的优点为[11]：

    (1)直流侧采用相互分离的直流电源，不存在电压均衡问题；

(2)结构简单清晰，控制方法相对简单，可分别对每一级进行PWM控制；

(3)H桥单元结构，为模块化设计、制造带来方便，易于扩展；

(4)不用钳位二极管和钳位电容，当输出电平数相同时，所需的器件数量最少；

(5)适合于七～九电平以上的多电平逆变场合。

但是级联型多电平逆变器需要很多相互的输入直流源，在中高压大功率应用领域，通常采用变压器多二次绕组通过二极管整流来实现，其结构十分复杂。若在采用蓄电池、燃料电池或太阳能电池作为输入电源的场合，这一问题自然得到解决。

比较上述多电平变换电路的三种拓扑结构可见，二极管箱位式多电平变换电路直流电容均压困难，二极管耐受高压。飞跨电容型电路需要大量箱位电容，封装困难。两种拓扑结构对功率元件都存在潜在的高压威胁，控制复杂，而级联型多电平电路易于模块化设计，安装维护简单，可靠性高，因此具有一定的优越性。在多电平众多电路拓扑中，级联H桥拓扑结构简单，直流侧容易均流，适合载波相移SPWM、SVM等多种优秀的调制方法和单周控制，无差拍控制等先进的控制方法，因而，在实际工程中有很大的应用前景。本文实现多电平变流器的主电路拓扑正是选择的级联H桥结构。

1.2多电平逆变器PWM控制技术的研究现状

多电平逆变器PWM控制技术是用一种参考波为正弦波的波形作为调制波，而以只(频率调制比)倍于调制波频率的三角波为载波，由于三角波的上下宽度式线性变化的，因此通过正弦调制波与三角波进行比较在正弦波大于三角波的部分就可以得到一组幅值相等，而宽度正比于正弦波的矩形脉冲序列来等效正弦波，用开关量取代模拟量，并通过逆变开关管的通断控制，把直流电能变换成多电平PWM交流电能。

多电平逆变器的PWM控制法主要有两类：即载波调制法和空间电压矢量调制法。载波调制法又可以分为载波移相法、载波层叠法、开关频率优化PWM法、阶梯波EPWM法和分段载波层叠式PWM法。在空间电压矢量调制法中又可以分为600坐标系法、参考电压分解法和通用法等不同的实现途径和方法。不同的PWM控制法适合于不同的主电路结构。空间电压矢量控制法适合于三～五电平逆变器，五电平以上的多电平逆变器不适用空间电压矢量控制法，因为它电路非常复杂。

通过比较级联型多电平变流器的各种开关调制方法，对于五电平以上的多电平逆变器电路，更合适采用载波调制PWM控制法，它可以使电路大大简化[12]。因为基于载波相移SPWM的调制策略有几个突出优点：

(1)控制算法简单，适用于快速实时控制场合；

(2)由于采用各桥臂分别调制，因而对变流器总体输出电压矢量的安排是自动完成的，只要保证各桥臂触发波形自身的对称性和均衡性，就可以保证变流器整体的开关负荷 的均衡，容易实现均压控制；

(3)单个开关频率低，开关损耗、EM工小，适用于大功率慢速器件(如GTO等)；

(4)易于应用优秀的控制策略。

本文工作正是基于载波相移SPWM调制策略结合级联H桥拓扑进行的。

1.3 本课题的研究内容及意义

本论文以五电平逆变器单桥臂为应用对象，从载波移相PWM调制技术入手，编写了pwm的驱动脉冲，阐述了其相关硬件和软件的设计，最后进行软硬件结合，给出了相关试验的波形，并对其进行了分析。本文共分为五章，主要内容包括：

第1章 首先介绍了多电平逆变器的发展背景和拓扑结构，然后介绍了spwm产生原理。

第2章 系统总体方案的介绍。主要介绍了系统的总体框图和相关设计方案。

第3章 系统硬件电路设计。首先介绍了核心部件CPLD以及它的硬件设计，然后详细叙述了基于CPLD的SPWM相关电路的设计。

第4章 系统软件设计。主要论述软件总体编程思想和各个CPLD的相关编程思想。

第5章 软硬件调试，实验结果显示单路SPWM的实验波形。

第6章 结论与展望。

2系统总体方案介绍 

2.1总体方案介绍

    目前，产生SPWM波形的方法很多。一方面，可以用运算放大器组成SPWM模拟电路；可以用数字电路形成多级梯度三角波或正弦波来生成SPWM波；当然也可以采用模拟、数字混合电路生成SPWM波；甚至可以用专用集成电路(ASIC)来实现SPWM，例如产生SPWM波形的HEF4752，SLE4520等专用集成电路芯片，近年来在许多领域都得到广泛应用。用硬件电路实现规则采样法的SPWM波形，通常是用一个正弦波信号发生器产生可以调频调幅的正弦波(称为调制波)信号，再用一个三角波发生器产生幅值不变的三角波(称为载波)信号，将它们进行比较，由两者的交点来确定逆变器开关的转换。另一方面，根据其软件化方法的不同(查表法、实时计算法和查表计算相结合的方法)[13]，可以用微型计算机来实现SPWM控制。然而，用微型计算机软件来实现SPWM控制受系统时钟和计算能力的，输出波形速度较慢，不能满足快速驱动和控制的场合，精度也较差；即使使用更高精度的单片机，虽可提高精度，但增加了系统成本，占用CPU大量资源，使CPU工作效率降低，微机的功能也并不能充分发挥，无法实现系统其他功能。而采用多CPU系统，显得不太方便[14-16]。同时，用模拟和数字芯片实现SPWM需要的器件多，连线复杂，调试困难且可靠性、稳定性差，而且不易改进，不易增加新功能。因此本文采用复杂可编程逻辑器件(CPLD)基于规则采样法实现高精度、高性能、高速度、高集成度和高可靠性的数字式SPWM发生器[17]。

数字式SPWM发生器的基本出发点是将一定幅值的正弦波信号与三角波信号进行比较，由两者的交点来确定逆变器开关的转换[18-19]。

2.1.1 SPWM调制原理

脉宽调制是用脉冲宽度不等的一系列矩形脉冲去逼近一个所需要的电压和电流信号。它是利用三角波电压和参考电压相比较，确定各分段矩形脉冲的宽度。

三角波调制的电路如图2-1所示。在电压比较器A的两输入端分别输入正弦参考电压Ur和三角波电压Us，在A的输出端便得到PWM调制电压脉冲。PWM脉冲宽度的确定可由图1-4看出，Us和Ur分别接至电压比较器A的“—”和“+”输入端。

图2-1 SPWM模拟采样

显然 Us Ur时，A的输出为低电平。图2-2中Us和Ur的交点之间的距离随参考电压Ur的大小而变，该交点之间的距离决定了电压比较器输出电压脉冲宽度，因而可得到幅值相等而脉冲宽度不等的PWM电压信号UP。

                        图2-2 SPWM数字采样

2.1.2 三角波实现方案

    用VHDL编程创建的8位循环计数模块来实现的，利用其循环加计数来产生阶梯状的数字化三角波。从1开始加计数，一直计到256，然后开始减计数，一直到下一个计数脉冲重新装载计数初值1，重新计数Fc1作为计数时钟，只要Fc1提供时钟信号，计数模块就不停地如此循环计数下去，这样就形成了由256级阶梯组成的数字三角波。

计数终值 (阶梯级数)的设定一方面根据精度而定，阶梯级数分得越多近似程度越高，精度也越高。设p为数字化三角载波的峰值，T0为计数器的时钟周期，Tc为三角载波周期，三者之间的关系为

p=Tc/2T0               （2-1）

C0（t）为数字化三角载波发生器的输出，它是一个无量纲二进制数：Uc（t）为与C0（t）相对应的模拟三角载波（其峰值为b)。相关各量有如下关系：

q0=b/p                 （2-2）

Ucq（t）=C0（t）*q0     （2-3）

式（2-2）、（2-3）中q0为量化单位；Ucq（t）与C0（t）相对应的量化特性曲线。

Ucq（t）和Uc（t）之间的关系见图2-3所示。图中，当趋于无穷小时，p趋于无穷大，Ucq（t）即趋于Uc（t）。

图2-3 Ucq（t）和Uc（t）关系图

2.1.3 正弦波实现方案

所谓采样就是采集模拟信号的样本。采样是将时间上、幅值上都连续的模拟信号，在采样脉冲的作用，转换成时间上离散（时间上有固定间隔）、但幅值上仍连续的离散模拟信号。所以采样又称为波形的离散化过程。本设计用8位拨码开关来模拟8个数据线，该数据线对应CPLD的8个IO口，比如正弦波峰值220V时，用8位表示的话，256表示220，每个数字量代表220除以256；如果16位表示的话65536，每个数字量表示220除以65536；可以看见，16位表达的更精确，这里为了研究方便就用8位的。正弦波的最大数字量若大于三角波的最大数字值，则属于过调制。正弦波对应的数字量，输出某一时刻正弦波的值，用8位数字量表示，与三角波一并送入比较器。这里主要应用于级联式五电平逆变器单桥臂电路的四路驱动脉冲，其中两路互补。

2.2系统整体框图

图 2-4系统整体框图

    系统整体硬件设计如图2-4所示，整个系统以cpld 为核心，经过对它的编程后得到PWM波形。

2.3小结

    本章介绍了系统的总体设计方案。阐述并分析了SPWM的产生，将规则采样法和SPWM载波水平移相的原理相融合，提出了三角载波以及正弦波的产生方案的思想。在本章的最后给出了总体框图，作为软硬件设计的理据。

3 系统硬件设计

3.1 模块介绍 

系统的整体硬件电路如图3-1所示

图3-1硬件电路设计框图

整个系统以cpld epm 70S这块可编程逻辑器件为核心，主要包括按键电路、电源电路、时钟电路，JATG下载口电路四大模块，下面逐个模块介绍： 

3.1.1 可编程逻辑器件模块

可编程逻辑器件是一种数字集成电路的半成品，在其芯片上按一定排列方式集成了大量的门和触发器等基本逻辑元件。CPLD就是复杂的PLD，专指那些集成规模大于1000门以上的可编程逻辑器件。使用者可利用某种开发工具对其进行加工，即按设计的要求将这些片内的元件连接起来(此过程为编程)，使之完成某个逻辑电路或系统功能，成为一个可在实际电子系统中使用的专用集成电路(ASIC—Applicalion Specificated Circuit)。在20世纪80年代PLD的发展异常凶猛，从1000门极以下发展到1995年的10万门极。目前生产CPLD的厂家有Altera、Latice、CyPress，它按集成度分为低密度可编程逻辑器件(100门以下)和高密度可编程逻辑器件。这里所说的门是等效门而不是传统的与门或或门。CPLD增加了内部连线，对逻辑宏单元和Uo单元也做了重大改进。它不仅具有开发周期短，成本低，适应性强等诸多优点，而且还有其它多方面的优势：

(1)电路容积高，芯片内的组件门数高，相对缩小整个电路板的面积。

(2)电路性能佳，电路信号延迟小，较容易得到可靠的电路设计。

(3)完备的开发工具，协助完成电路的合成与仿真，并能自动作出电路的最佳化，缩短设计研发周期。

(4)可编程逻辑功能，提供弹性的设计方式，并容许多次清除和重新烧录。

(5)费用低廉。

在系统可编程技术、边界扫描技术的出现使器件在编程技术和测试技术及系统可重构技术方面有了很快的发展[20]。

本系统电路是通过CPLD芯片EPM70来实现的，它属于Altera公司MAX7000系列产品，MAX7000系列产品是高密度、高性能的CMOS EPLD，是工业界速度最快的可编程逻辑器件系列，它是在Altera公司的第二代MAX结构基础上采用先进的CMOS EEPROM技术制造的。MAX7000系列产品包括MAX7000E、MAX7000S、MAX7000A,集成度为600-5000可用门，有32-256个宏单元和36-155个用户I/O引脚。此外，它们的输入寄存器的建立时间非常短，能够提供多个系统时钟且有可编程的速度/功率控制。MAX7000S是MAX7000系列的增强型，具有高密度，是通过工业标准4引脚JTAG接口实现在线可编程的，在线编程电压为5V。EPM70S有个逻辑宏单元，1250个可用门，4个逻辑阵列块，68个I/O管脚,速度等级为-6(传输延迟6 ns)，最高时钟频率为147·1 MHz。整个信号产生及数码显示控制电路(不包括驱动)集成在一片中。它可以很轻易地实现地址译码、等待时序的插入，并且是通过编写程序来实现各种逻辑的，轻易修改，可移植性强，便于调试。可满足我们课题需要，且价格合适。

3.1.2电源电路模块  

因为EPM70S在线编程电压为5V,所以选择5V供电，电源部分电路如图3-2所示。

图3-2 电源电路

其中CPD9和CPD10是高频去耦，去耦电容减少了电源供给结构的感性阻抗，阻止了器件工作电源电压的瞬间电压突变，可以保证逻辑器件正常工作。一般安装位置是尽可能靠近地并联在器件的电源和接地管脚。去耦电容在集成电路电源和地之间的有两个作用：一方面是本集成电路的蓄能电容，另一方面旁路掉该器件的高频噪声。现在人们常常采用一个值比较大的电容和一个值比较小(一般数量级相差100倍)的电容来做为一个去耦电容安装在器件旁，数字电路中典型的去耦电容值是0.1μF。

3.1.3下载端子JATG部分模块

JTAG标准是1990年由国际电气和电子工程师协会（IEEE）公布的1149.1标准，是针对现代大规模集成电路测试、检验困难而提出的基于边界扫描机制和标准测试存取的国际标准。边界扫描就是对含有JTAG逻辑的集成电路芯片边界引脚通过软件完全控制和扫描观察其状态的方法，这种能力使的高密度的大规模集成芯片在线测试成为可能。其原理是在芯片的输入/输出引脚内部安排存储单元，用来保存引脚状态，并在内部将这些存储单元连接在一起，通过一个输入引脚TDI引入和一个输出引脚TDO引出。正常情况下，这些存储单元不工作，在测试模式下，存储单元存储输入/输出状态，并在测试存储口（TAP）的控制下输入/输出。

Altera公司的MAX7000系列CPLD正是采用IEEE1149.1 JTAG接口方式对器件进行在系统编程的。要将所编的程序下载到芯片EPM70S中，必须通过JATG接口完成。实际上JATG就好比是一个10针的串口电路，它的管脚具体对应如表3-1所示。

                         表3-1 JTAG口说明表

    JATG接口电路设计如图3-3所示。JATG接口本来是用作边界扫描测试（BST）的，把它用做编程接口则可以省去专用的编程接口，减少系统的引出线。

图3-3 JATG电路

电路设计其实很简单，在管脚1,3,5,9上通过上拉电阻与电源相连，每个上拉电阻是4.7k，使通过的电流合适。

3.1.4 时钟模块

晶振有无源晶振和有源晶振两种，无源晶振为Crystal（晶体）有2个引脚的无极性元件，需要借助于时钟电路才能产生振荡信号，自身无法振荡起来；有源晶振则叫做Oscillator（振荡器）。有源晶振有4只引脚，是一个完整的振荡器，其中除了石英晶体外，还有晶体管和阻容元件，因此体积较大。

有源晶振一般封装如图3-4所示，有个点标记的为1脚，按逆时针（管脚向下）分别为2、3、4。有源晶振通常的用法：一脚悬空，二脚接地，三脚接输出，四脚接电压。

   图3-4有源晶振的封装图

图3-5是晶振的连接电路，本系统选择10M有源晶振，在接地和电压之间的电容也是一个去耦的作用，输出管脚3将接到EPM70S编程中的分频器的相应管脚。

图3-5晶振的连接电路

3.1.5 按键电路模块

图3-6是一个八位的拨码开关，ON代表“1” ，OFF代表“0”。

图3-6 八位拨码开关

首先要分清高低位，拨码开关是一个多位BCD编码拨动开关。里面每个开关都有一块电路板，通过印刷电路图产生BCD编码，每一位开关下面的4个管脚输出相应的BCD码。从左到右（高位在左）各位代表的值分别为128,,32,16,8,4,2,1，想要那个值加起来就行了。例如：需要拨码19，先取最大的数，余数再取最大，一直取到完全相等的值，那么19=16+2+1，只要第五位拨1，第一位拨1，第二位拨1即可。

    设计用八位拨码开关来模拟八个数据线，该数据线对应CPLD的8个IO口，不同的值对应正弦信号即时幅值，这里的正弦信号其实是个离散的值。

在CPLD中完成三角载波，但是开关频率即三角波的频率可由另一组拨码开关输入值进行选择。

设计的电路如图3-7所示。通过10K上拉电阻接到电源，5、6、7、8接地。

图3-7 按键电路

3.2  硬件电路板设计

对各个模块设计后，用PROTEL 软件进行原理设计和PCB的制作。

3.2.1电路原理图的设计

设计大系统的原理图的时候,通常元器件很多,而且连线错综复杂,很容易搞错,看起来也不舒服,如果设计的时候,把各个模块系统化,对不同功能的部分进行分类,然后用不同颜色的虚线框围起来,再用不同颜色的总线进行连接.这样既美观,又看的舒服,而且节省许多设计时间，因此采用分模块设计。图3-8即为用protel设计的硬件电路原理图。

图3-8 硬件电路原理图

3.2.2  cpld管脚的分配

表3-1 CPLD管脚分配表

3.2.3 PCB的设计

在PCB电路板设计过程中必须充分考虑信号完整性问题、电磁兼容性（EMC）问题和PCB的抗干扰措施，只有这样，才能确保系统稳定工作，获得最佳质量的数字信号。下面就电路板设计过程中应该注意的问题做一说明。

   （1）为了确保电子线路获得最佳的性能，在PCB的设计过程中，采用了多层板设计，合理的器件布局，布置了、专用的电源层和底层。本系统的数据采集模块采用了2层板设计。合理的器件布局可以缩小PCB的尺寸大小、减少阻抗、提高抗干扰能力、降低成本。布局时必须以核心器件为中心，围绕核心器件布局。元器件尽可能的均匀、整齐、紧凑的排布在PCB板上，减少和缩短各元件之间的引线连接。

   （2）在PCB板设计过程中，必须考虑电源和地的去藕问题。解决电源和地的去藕问题的方法是在电源和地之间添加和分布足够的去藕电容。大小不同的电容分别滤去不同频率的噪声，如1～10uF的电容滤去50Hz的噪声，0.01～0.1uF的电容滤去100Hz的噪声。设计时，在电源输入端跨接了多个0.1uF的电容和1个10uF电容。

   （3）数字地与模拟地要分开。PCB电路板上既有数字电路又有模拟电路的设计，应使它们尽量分开，使两者的地线不要相混。最终模拟电源和数字电源，模拟地和数字地只能有一个共接点，其接入点可选在电源输入处，也可选在模、数信号汇集的地方。在共接点处串接一个低功耗的磁珠（电感），将数字电路中的最强干扰隔离掉。

   （4）为了达到抗干扰的目的，电源线和接地线应加粗。加粗的目的是减少环路电阻，提高抗噪声能力。同时使电源线、地线的走向与数据传输的方向一致，提高电路的抗干扰能力。

    （5）调整布局及连线，根据电流大小加粗，电源线粗线，信号线细线，top层为红色，不好走线时，要打过孔到bottom层，在底层为蓝色走线。元件的名称为黄色在overlay层，即丝印层。对完成走线的板子进行覆铜，覆铜的目的为了提高电磁干扰。通常铜和DGND网络连接。图3-9为pcb图。

图3-9 PCB图

3.2.4 实物图

最后加工制作好电路板，完成元器件焊接，实物图如3-10所示。

图3-10 实物图

3.3小结

    本章主要是对系统的硬件进行了设计，分为CPLD的硬件电路设计和外围硬件

电路设计。其中CPLD的硬件电路设计包括CPLD下载端口及配置芯片电路等；外围硬件

电路设计包括JATG接口针对CPLD的设计、电源设计、时钟发生电路、按键电路的设计等。系统的硬件设计为软件编程奠定了基础。

4 系统的软件设计

     模块化软件设计是程序设计的常用方法，特别是对于大型软件，不可能由一个人或几个人完成，这就需要将大程序分成若干个子程序模块，由若干小组分别完成。这些“模块”可以单独设计、调试、测试，然后再总体调试整个程序。本系统也是分模块进行设计。

4.1 编程环境简介               

    由于CPLD采用的编程语言是VHDL语言，编程环境是QuartusⅡ，故下面是对VHDL语言和QuartusⅡ进行简介。

QuartusⅡ开发工具是美国Altera公司自行设计的一种EDA软件工具。它具有全面的逻辑设计能力，设计者可以自由组合文本、原理图和波形输入设计，建立起层次化的设计。利用该软件配备的编译、仿真、综合、芯片编程等功能，将设计的电路图或电路描述程序变成基本的逻辑单元写入到可编程芯片中(如CPLD,FPGA) [21]。

QuartusⅡ支持Altera公司的3大类10个系列的CPLD器件，包括MAX，FLEX等；另外还有FPGA的CycloneⅢ系列和最新的高端产品StratixⅢ系列，设计者无需精通器件内部的复杂结构，只需用自己熟悉的设计输入方式，如高级行为语言、原理图或波形图进行设计输入，QuartusⅡ便将这些设计转换成目标结构所要求的格式，从而简化了设计过程[22]。QuartusⅡ提供了丰富的逻辑功能库，兼容了老版本Max-plusⅡ的功能。包括74系列逻辑器件等效宏功能库、基本功能模块库以及参数化的兆功能(Magefunctions)模块库，供设计者使用。设计者利用以上这些库及自己添加的宏功能模块，可大大减轻设计的工作量，这也是本课题选择它作为开发平台的主要原因之一[23]。

VHDL（Very-high-speed Integrated Circuit Hardware Description Language）超高速集

成电路硬件描述语言是本系统设计中使用的语言。语言标准由美方制定，较适合于高层次的系统描述，语法结构相对比较严谨；语言支持自上而下和基于库的设计方法，而且还支持同步电路、异步电路和其他随机电路的设计。VHDL具有多层次描述硬件系统的性能，可以从系统的数学模型直到门级电路的设计。另外高层次的行为描述可以与低层次的RTL描述和结构描述结合起来混合使用。在用VHDL进行系统设计的时候，没有涉及到与器件工艺有关的信息可以使设计者在系统设计、逻辑验证阶段便可确立方案的可行性，其显著优势是VHDL设计模块的可移植性好，可以组建自己的组件库，可以与其他设计者资源共享[24]。

VHDL程序设计有行为描述法和结构描述法。行为描述法对设计人员的电路知识要

求较少，设计工程师只要把电路的行为“描述、告诉”给EDA（Electronic Design Automatic，电子设计自动化）工具即可，具体电路结构由EDA工具生成。但是由于EDA工具种类繁多，故由同一段程序用不同的EDA工具进行逻辑综合，在资源利用和时序分析等方面可能会有不同的结果。在资源利用率高、时序要求严格、电路性能复杂的设计中，一般推荐（或指定）用结构描述法进行设计。采用VHDL语言设计综合的过程如下：

（1）设计要求的定义；

（2）用VHDL语言进行设计描述（系统描述与代码设计）；

（3）源代码模拟（前仿真或称功能仿真）；

（4）设计综合、优化和设计的布局布线；

（5）布局、布线后的设计模块模拟（后仿真或称时序仿真）；

（6）器件编程。

4.2 软件设计思路

自顶向下设计方法，即TOP-DOWN设计方法，是目前常用的数字系统设计方法，也是基于芯片的系统设计的主要方法自顶向下的设计方法利用功能分割手段将设计由上到下进行层次化和模块化，即分层次、分模块进行设计和仿真。功能分割时，将系统功能分解成功能块，功能块再分解成逻辑块，逻辑块再分解为更小的逻辑块和电路，如此分割逐步地将设计细化，将功能逐步具体化、模块化。高层次设计进行功能和接口描述，说明模块的功能和接口，模块功能的更详细的描述在下一设计层次说明。自顶向下设计方法的这个特点，可用于系统的理论设计，即不做出具体的芯片、电路或系统，而用仿真手段验证方案的可行性。本设计将系统分为计数器、分频器、比较器三个模块。图4-1是自顶向下设计思路。

图4-1自顶向下设计设计思路

4.3 各个软件模块介绍

4.3.1顶层模块

顶层模块使用VHDL和图形化设计相结合，图4-2所示为总体软件设计流程

 图4-2 总体软件设计流程

4.3.2 分频器模块

在第三章讲到外围电路晶振采用的是10MHZ，显然这个频率太高，需要进行分频，分到1MHZ。因此分频器部分用VHDL语言编写了一个十分频的程序。图4-3为分频器的编程思想。

图4-3分频器的编程流程图

    十分频程序代码部分如下所示：

library ieee;

use ieee.std_logic_11.all;

use ieee.numeric_std.all;

use ieee.std_logic_unsigned.all;

entity div is

port (

    clk_in: in std_logic;--时钟信号

  clk_out: out std_logic

);        --输出10分频

end div;

architecture cc of div is

signal clk_cnt : unsigned(7 downto 0);

signal clk_bit : std_logic;

Constant m :integer :=4;----控制计数器常量m=（N/2）-1

begin

process(clk_in)

begin

if rising_edge(clk_in) then

if clk_cnt =m then

clk_bit<=not clk_bit;---计数器值与m相等，clk_bit翻转

clk_cnt<="00000000";

else

clk_cnt<= clk_cnt+1;

end if;

end if;

end process;

clk_out<=clk_bit;

end cc;

4.3.3计数器模块

此模块也是利用VHDL语言编写。当系统复位后，只有第一位为低电平，代表起始位，脉冲宽度时间常数都是高电平，系统没有输出。当没有复位的情况下，本系统采用在晶振的上升沿(PWM的输出时钟信号是由10M的晶体振荡器经过10分频得到)进行计数，来输出PWM。具体操作如下，取一中间变量“hold”作为加减计数的标志，当“hold=0”时，“up-dn”作减计数:当“hold=1”时，“up-dn”作加计数。频率Fc1由外部晶振提供，然后用Fc1触发一个加减计数器，得到所要的三角波，然后将此数字量送入10位数字比较器。

    计数器编程流程图如图4-4所示

图4-4 计数器流程图

    计数器程序代码部分如下：

library ieee;

use ieee.std_logic_11.all;

use ieee.std_logic_unsigned.all;

entity counter is

 port

     ( clk: in std_logic;

     up-dn: inout std_logic_vector(7 downto 0); 

      reset: in std_logic;   

     hold:in std_logic      

       );

end counter;

architecture behave of counter is

begin

    process(clk,reset)

  begin

   if(reset='0') then

up-dn<="00000000";

   elsif(clk'event and clk='1') then

    if(hold='1') then

up-dn<=up-dn+1;

Else

up-dn<=up-dn-1;

     end if;

   end if;

 end process;

end behave;

4.3.4 比较器模块

    这个模块直接用原理图进行设计即可，正弦调制波和三角载波通过10位数字比较器实时比较大小，完成的功能是:若载波数字量大于调制波数字量时，输出低电平;若载波数字量小于调制波数字量时，输出高电平。两者相等时，输出状态保持不变。

4.4 编制的软件总图 

    经过电路原理图输入和硬件描述语言的输入的结合，在QuartusⅡ上完成顶层设计原理图文件如4-5所示。

图4-5 顶层设计原理图文件

4.5小结

    本章主要从以下几个方面论述了系统部分的软件设计。首先，给出了软件总体设计流程。接着介绍了各个模块的软件设计思路，并就其设计思想进行了说明。重点是计数器模块和分频器模块，给出了程序代码。最后，附上了设计了原理图。

5系统软硬件调试

5.1 仿真验证

设计初步完成后,为了验证该设计的逻辑能,需要对其进行仿真。仿真包括功能仿真和时序仿真,这两项工作是在设计处理过程中间同时进行的。创建波形文件,在波形文件中对顶层模块进行功能仿真。使用Altera的QuartusⅡ开发平台可以轻松的对所设计的功能模块进行灵活的仿真,以检验本设计在正、反相序输入输出是否正确。在图形仿真器窗口中可观察到正，反相序移相角为90°的仿真波形(图4-6所示)。功能仿真结果显示输出结果均正确，但在读波形表时可以看到有尖峰或者说毛刺存在，这是因为时序电路存在着竞争冒险的原因。

图5-1仿真波形

    时序电路中的竞争冒险包含两个方面：一是组合逻辑电路部分可能发生竞争冒险现象；二是存储电路工作过程中发生的竞争冒险。一般消除时序电路中的竞争冒险有如下方法：

  （1）同步时序电路代替异步时序电路

    由于触发器的输入信号和时钟信号的先来后到难以把握，造成了触发器的误动作，形成了竞争冒险。可采用时钟信号可控的同步时序电路，使所有触发器处于同一时钟作用下，而且在时钟作用前，输入信号已处于稳态，则不再产生竞争冒险。

  （2）延长信号的传输时间

   一般来说是在触发器间加一个反向器，利用反向器的传输时间来延缓信号的传输速度。也可以在触发器之间的传输接入一个电容，利用电容的充电时间来减慢信号的传输速度，延长信号的传输时间，这样就有可能消除时钟偏移造成的竞争冒险。

5.2引脚分配

    在把程序下载到可编程器件前，必须对EPM 70S管脚进行定义，将输入/输出信号锁定在确定的引脚上，按照第三章表3-2中管脚分配来定义各个管脚。在Quartus中的生成的文件如图5-2所示。

图5-2软件中的引脚分配

从图中可以看到，芯片的接地引脚为倒三角符号，接电源的引脚为正三角符号，已经定义的引脚为实心的圆，而未定义的为空心的。显然，这块芯片所空闲的引脚还有很多，这也是用选择CPLD的原因，CPLD内部包含的逻辑门数从几百至几万，具有可任意配置的几百个寄存器和I/O口，并且开发周期短，可灵活配置实现多种功能。我们可以根据电路的需要编多个驱动脉冲，应用到多电平逆变器中。

5.3 下载验证

下载验证是将本次设计所生成的文件通过计算机下载到实验芯片来验证此次设计是否符合要求。首先也要经过编译，因为分配完引脚后必须再次编译才能存储这些引脚锁定的信息。然后再配置下载电缆，选择ByteBlasterMV，而JTAG模式是软件默认的下载模式，将下载电缆接好后就可以开始下载编程文件了，下载完成后如图5-3所示。

图5-3下载过程

5.4 实验结果

调试CPLD的总原则是本着节省时间和保证成功率的前提下，分模块化进行调试，在己经调试成功模块的基础上，逐步累加新加入的未调试的模块，然后再分级调试下去，这样可以保证调试的逐级进行，最后能够在最有效的时间内使整块开发板能够经过检测调试后能够按照预先的要求正常运行。对于CPLD开发板，可以分为一下几大部分：电源电路、时钟产生电路、JTAG调试以及下载线配置电路、控制单元接口电路以及CPLD主芯片电路等部分。对于电源电路的调试，采取的方法是将电源电路焊接上去后，用跳线将其他模块断开，先验证电路图是否正确，然后检测板上电路是否符合预先的设计图纸的电路，最后给输入口加上5V的电源，不过在加之前先要用万用表进行测试，外接电源输出端是否在5V左右。然后再用万用表检测5V的输出端是否为5V左右，3.3V的输出端是否为3.3V左右。由于电路比较的简单，线路较少没有出现问题，测试10次值取平均值后分别为5.02V和3.3V。

        图5-4软件系统实验环境

图5-4为完成设计所后，在实验室进行软件调试时的实验环境，通过上图所给出的实验环境，生成的一个SPWM正向波形如图5-5所示。

图5-5 一个SPWM正向波形

6 结论

6.1总结

本论文研究了基于CPLD的多电平逆变器的驱动脉冲的发生，应用于级联型多电平变换器。级联型多电平变换器是高压大功率应用场合一种重要的功率器件拓扑结构，其驱动PWM发生的设计很难由常用的PWM集成芯片实现。本文在硬件上采用CPLD的结构，运用VHDL语言和图形设计相结合进行编程，实现了产生四路SPWM脉冲。通过实验表明，系统能达到所要求的波形。

本文在参考了大量文献的基础上，对每一个问题的阐述尽量做到了系统、全面，并加入了一些作者的理解和认识。完成的主要工作及得到的主要结论有：

（1）详细的描述了几种多电平逆变器的拓扑结构和调制方法，通过比较各自的优缺点，确定应用对象是五电平级联型多电平变换器。

（2）硬件设计采用了CPLD的结构，实现了数字化控制，减少了外围硬件电路，提高了系统的稳定性和运算速度，满足了SPWM调制的实时性。

（3）通过运用VHDL语言对CPLD进行编程。实现了三角载波的产生，与正弦波比较输出SPWM脉冲。设计中采用了CPLD，使硬件电路的软件化，减少了硬件电路，降低了成本。

通过本系统的设计后，经过仿真和实验，软硬件均能够很好的完成设计要求，在实

验室也已通过验证。实验证明：本课题各项技术指标基本满足设计要求。

6.2展望

    本系统在实验室能稳定可靠地运行，各项技术指标满足设计要求。但是仍然需要进一步完善。

（1）对程序进一步优化，减小芯片资源的占用，扩展其它外围功能，并且可以考

虑用FPGA代替所有的CPLD，使成本降低。

（2）随着级联H桥数目的增多，可以考虑产生更多路的SPWM脉冲，可在现有成果的基础上进行扩展，相关工作还需进一步完善。

（3）从相电压、线电压波形中可以看出，波形中存在着干扰谐波，这是本系统需要进一步完善的地方。

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致谢

四年的读书生活在这个季节即将划上一个句号，而于我的人生却只是一个逗号，我将面对又一次征程的开始。四年的求学生涯在师长、亲友的大力支持下，走得辛苦却也收获满囊，在论文即将付梓之际，思绪万千，心情久久不能平静。 伟人、名人为我所崇拜，可是我更急切地要把我的敬意和赞美献给一位平凡的人，我的导师周琴老师。我不是您最出色的学生，而您却是我最尊敬的老师。您治学严谨，学识渊博，思想深邃，视野雄阔，为我营造了一种良好的精神氛围。授人以鱼不如授人以渔，置身其间，耳濡目染，潜移默化，使我不仅接受了全新的思想观念，树立了宏伟的学术目标，领会了基本的思考方式，从论文题目的选定到论文写作的指导,经由您悉心的点拨,再经思考后的领悟,常常让我有“山重水复疑无路，柳暗花明又一村”。

感谢我的爸爸妈妈，焉得谖草，言树之背，养育之恩，无以回报，你们永远健康快乐是我最大的心愿。在论文即将完成之际，我的心情无法平静，从开始进入课题到论文的顺利完成，有多少可敬的师长、同学、朋友给了我无言的帮助，在这里请接受我诚挚谢意！

同时也感谢学院为我提供良好的做毕业设计的环境。 

最后再一次感谢所有在毕业设计中曾经帮助过我的良师益友和同学，以及在设计中被我引用或参考的论著的作者。衷心感谢百忙之中抽出时间参加论文评阅和评议的各位专家学者，感谢他们为审阅本文所付出的辛勤劳动。