《高速电路信号完整性分析与设计》4

高速数字信号的反射是影响现代数字电路设计的重要因素之一,严重的反射将破坏信号的完整性,并引起过冲现象,从而出现错误的数字逻辑和毁坏器件。本章详细分析了信号反射产生机理和现象，并给出了反射解决的方案。

4.1 信号反射的现象

4.1.1 反射的基本概念

反射就是在传输线上的回波。如果一传输线电尺寸满足长线时，且没有被合理的端接(终端匹配)，那么来自于驱动端的信号脉冲在接收端被反射，从而引发不预期效应，使信号轮廓失真。反射是传输线的基本效应, 即当信号沿着传输线前行时，碰到阻抗不连续时会发生反射：

1.当信号在传输时碰到比目前阻抗高时，会发生正向反射，使信号边沿的幅度增加，信号边沿出现过冲。从定义上来说，过冲就是指接收信号的第一个峰值或谷值超过设定电压——对于上升沿是指第一个峰值超过最高电压；对于下降沿是指第一个谷值超过最低电压。

2. 当信号在传输时碰到比目前阻抗低时，会发生负向反射，使信号边沿的幅度减小，信号边沿出现台阶，即欠冲。严重时将可能产生假时钟信号,导致系统的误读写操作。

如果在一个时钟周期中,反复的出现过冲和欠冲,我们就称之为振荡，也叫振铃。振荡是电路中因为反射而产生的多余能量无法被及时吸收的结果。图4.1所示的波形就是一个明显存在过冲，欠冲，振荡的例子。

图4.1存在反射现象的信号波形

在PCB设计中，反射通常由连线阻抗的不匹配造成，如：不同布线层阻抗不一样、T型连接、过孔、线宽的变化、器件的输入输出阻抗，封装寄生参数等等。以图4.2所示的理想传输线模型来分析与信号反射有关的重要参数。

理想传输线L被内阻为R0的数字信号驱动源VS驱动，传输线的特性阻抗为Z0，负载阻抗为RL。理想的情况是当R0＝Z0＝RL时，传输线的阻抗是连续的，不会发生任何反射，但能量一半消耗在源内阻R0上，另一半消耗在负载电阻RL上（传输线无直流损耗，即无耗传输线）。

如果负载阻抗大于传输线的特性阻抗，Z0＜RL那么负载端多余的能量就会反射回源端，由于负载端没有吸收全部能量，称为欠阻尼。如果负载阻抗小于传输线的特性阻抗，即Z0＞RL，负载试图消耗比当前源端提供的能量更多的能量，称为过阻尼。欠阻尼和过阻尼都会产生反向传播的波形，某些情况下在传输线上会形成驻波（有三种情况，将在下面进行讨论）。当Z0＝RL时，负载完全吸收到达的能量，没有任何信号反射回源端，称为临界阻尼。从系统设计的角度来看，由于临界阻尼情况很难满足，所以最可靠适用的方式轻微的过阻尼，因为这种情况没有能量反射回源端。

负载端阻抗与传输线阻抗不匹配会在负载端（B点）反射一部分信号回源端（A点），反射电压信号的幅值由负载反射系数ρL决定，见下式：

（4.1）

(4.1)式中，ρL称为负载电压反射系数，其定义式是反射电压与入射电压之比：ρL=v-/v+。

由式（1）可见，-1≤ρL≤+1。另外当RL＝Z0时，ρL＝0，将不产生反射。即只要根据传输线的特性阻抗进行终端匹配，就能消除反射。从原理上说，反射波的幅度可以大到入射电压的幅度，极性可正可负。当RLZ0时，ρL>0，处于欠阻尼状态，反射波极性为正。

如果传输线由两段不同特性阻抗的传输线组成，则连接点处也会产生信号的反射。传输线上出现的分叉点就是这样一个阻抗不连续点(断点)。

反射信号产生的主要原因：过长的走线；未被匹配终结的传输线，过量电容或电感以及阻抗失配。

当信号在线终端处的阻抗不连续点被反射时，信号的一部分将反射回源头。当反射信号到达源头时，若源头端阻抗不等于传输线阻抗就将产生二次反射。因此若传输线的两端都存在阻抗不连续，信号将在驱动线路和接收线路之间来回反射。信号的反射波因传输线的损耗将最后达到直流稳态。

如图4.3所示为几个的时间区间的一个例子（为从源到负载的传输线的时间延迟）。当信号源为Vs，传输线上的初始电压Vi决定于分压式。当t=时，初始电压Vi达到了负载Rl。此时产生幅值为的反射分量，它和初始电压叠加在负载处产生总电压为：（其中是负载端的反射系数）。波的反射分量（）传播回到源端，并在t=2时产生一个由决定的离开源端的反射（是源端的反射系数）。此时源端的电压将是先前的电压（Vi）加上来自反射的入射瞬态电压（）再加上反射波（）。反射和逆反射将持续到线上电压趋近稳态直流值。如读者所见，若终端不匹配，反射要一段长的时间才能稳定下来，并会产生一些重要的时序影响。

图4.3 传输线反射的例子 

当阻抗不匹配时，通过UltraCAD传输线仿真器观察到的反射现象如下图4.4所示：

图4.4 仿真器观察到的反射现象（UltraCAD传输线仿真器）

4.1.2网格图和线性负载反射

网格图（亦称反弹图）是用于描述带线性负载的传输线上多次反射的方法。 如图4.5所示网格图，左右两侧的垂直线分别代表了传输线的源头端和负载端，垂直线之间的斜线代表了信号在源头和负载之间来回反射，图从上到下表示时间的增加，时间的增量等于传输线的时间延迟。图中垂直线的顶部标识了反射系数，反射系数表示了传输线和负载之间的反射（从线看进负载）以及源端的反射系数。小写字母表示沿着传输线传播的反射信号的幅值，大写字母表示源端看到的电压，而带逗号的大写字母代表负载端看到的电压。线的近端将保持A伏的电压，且持续时间为2N皮秒，其中N是传输线的时间延迟（）。电压A就是初始电压Vi,它将不变直到负载端的反射到达源端。电压A'就是电压a加上反射电压b。电压B是初始电压a、负载端的发射信号b和源头端的反射信号c的总和。如果传输线开路，线上的反射最终使电压稳定为源端电压Vs。然而，如果传输线终接电阻Rt，则稳态电压为：

图4.5 用于计算传输线多次反射的网格图

4.1.3 Bergeron图和非线性负载反射 

Bergeron图是另一种用于描述传输线多次反射的方法。系统中存在非线性负载或源时，Bergeron图用来替代网格图。例如，当传输线终接一个钳位二极管以防止信号过冲或静电放电引起的破坏。此外，输出缓冲器很少完美地呈现线性I-V特性，因而如果知道缓冲器的I-V特性，Bergeron图将给出更准确的反射描述。

如图4.6所示，称为Bergeron图。绘制负载和源端的I-V特性曲线，源端I-V特性曲线有负的斜率-1/Rs，因为电流偏离原点并且和X轴的交点在Vs。由传输线的初始状态（如，V=0,I=0）开始,作一条斜率1/Zo的直线。此线与源端I-V特性曲线的交点给出了始端t=0时传输线上的初始电压和电流，可以把这作为负载图。从与源端直线的交点作一条斜率-1/Zo的直线，并延伸到负载特性曲线。与负载线的交点定义了t=时负载端的电压和电流，其中是传输线的时间延迟。交替使用的斜率1/Zo和-1/Zo重复这个过程，直到传输线矢量到达负载线与源端线的交点。传输线矢量与负载及源头I-V曲线的交点给出了稳态的电压和电流值。

图4.6用于计算非线性负载多次反射的Bergeron图

如图4.7所示为计算一个类似系统响应的实例，其中Vs=3V，TD=500ps，Zo=50Ω，Rs=25Ω，且二极管如电流等式所示工作。

图4.7 用于计算带二极管终端传输线多次反射的Bergeron图

注：当源或负载任何一个呈现非线性I-V特性曲线时，使用Bergeron图计算传输线的反射。对于数字信号来说，反射的结果表现为上升沿、下降沿的振铃和过冲。

4.1.4欠载传输线

当传输线特性阻抗Z0小于源端阻抗Zs时，定义为欠载传输线（电路实际模型如图4.8）。

采用Hyperlynx仿真的结果，如图4.9(各箭头色标分别对应波形色标)。

图4.8 欠载传输线的实际电路模型

图4.9 欠载传输线反射的实际仿真波形

4.1.5过载传输线

当传输线阻抗Z0大于源头端阻抗时，源头端的反射系数将为负数，这将产生“振铃”效应。实际电路模型如图4.10。

图4.10 过载传输线的实际电路模型

采用Hyperlynx仿真的结果，如图4.11。

图4.11 过载传输线反射的实际仿真波形

当两条传输线不等长时，一段的反射将与另一段的反射不同相，将使反射波形图复杂化了。此时传输线的实际电路模型如图4.12所示：

图4.12 传输线不等长时的实际电路模型

采用Hyperlynx仿真的结果，如图4.13。

图4.13 对不等长传输线反射的仿真波形

4.2 产生反射现象的因素

产生反射现象的因素有信号上升沿时间、传输线的端接、短分支节线、容性分支节线、、拐角和通孔、载重线、电感性间断线等。

4.2.1上升时间对反射的影响

当上升时间变得大于传输线延迟（）的两倍时，传输线为短线，上升时间对波的形状不会存在影响。因为信号到达负载端时，产生了反射，反射信号回到源端，但此时源端的信号正处于上升阶段,这样的反射会在信号缓慢的上升过程中被吸收掉,从而不会影响信号电平的幅值。但如果当上升时间小于的两倍时，上升时间开始对波的形状就会产生重要影响。

图4.14和图4.15分别显示了欠载和过载传输线上不同上升沿时间的影响。 

图4.14过载时慢边际速度的影响

图4.15 欠载时慢边际速度的影响

4.2.2串联传输线的反射影响

通常，电路板上走线的宽度必须被压缩，因为它可能经过通孔或在板密集区域的周围布线。如果走线的线宽有一小段发生变化，特性阻抗就会改变，通常是增加。

有三个特征会决定短的传输线片断的影响：不连续性的时延（），不连续性的特性阻抗(Z0)，信号的上升时间（RT）。当时延与上升时间相比很长时，反射系数将饱和。发射系数的最大值与不连续性的反射有关：

            (4.2)

如果线宽被压缩，使得阻抗从50欧姆变为75欧姆，反射系数为0.2。当阻抗为不连续并且不连续段的长度较长的情况时，对发射信号与反射信号的仿真如图4.16所示。

图4.16阻抗不连续的长度较长时，对发射信号和发射信号的仿真结果

阻抗的不连续会导致信号的振荡，因此设计互连线时必须具有均匀的特性阻抗。为了保证反射噪声小于信号摆幅的5％，要求特性阻抗的变化要小于10％，这就是为什么电路板上对阻抗的控制要在+/– 10%。

如果不连续段的长度很短，则两端的反射可被约去，可以忽略对信号完整性的影响。图4.17所示情况是不连续段的长度很短时，发射信号和反射信号的仿真结果，不连续段的阻抗为25欧姆。如果不连续性的时延少于上升时间的20％，不连续性就不会产生影响。根据经验规则，不连续阻抗可接受的最大长度是：

          (4.3)

Lenmax 为不连续性的最大长度，单位inch；RT为上升时间，单位ns

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图4.17阻抗不连续段的长度较短时，发射信号和反射信号的仿真结果

4.2.3短分支传输线的反射影响

分析短线的影响是比较复杂的，因为要考虑很多反射的问题。当信号离开驱动端，首先会遇到分支点。这里我们会看到两段传输线并联产生一个低的阻抗，则一个负反射将会返回到源端。

有两个重要的因素可决定分支对信号完整性的影响，即信号的上升时间和分支的长度。假设分支位于传输线的中间，并且与传输线有相同的阻抗。图4.18所示了在分支长度从上升时间的20％增加到60％时，对发射信号和反射信号仿真的结果。

图4.18分支的时延改变时，对发射信号和反射信号的仿真结果

根据经验规则，分支的长度保持小于上升时间延展的20％，则分支的影响就不重要。反之对信号就会产生影响。经验规则用式子来表示:

         (4.4)

其中Lstubmax 为可接受的分支长度的最大值，单位为inch；RT为信号的上升时间，单位为ns

这是个简单，易记的规则。例如，对于1ns的上升时间，应保持分支长度小于1inch。很明显，当上升时间变短时，将分支长度减小，使其不影响到信号的完整性，就变得越来越困难。

4.2.4 容性分支在传输线中间引起的反射影响

附着在走线中间的测试点，通孔，封装引线，甚至一小段分支，作用就像一个集总电容。图4.19所示就是一个电容加在走线中间时，发射电压和反射电压的仿真结果。因为电容最初的阻抗较低，反射回源端的信号将有轻微的负极性偏向。下图所示的情况是上升时间为0.5ns,电容分别为0，2，5，10pF的情况。

图4.19 中间接有电容时，发射信号和反射信号的仿真结果

发射信号最初不会受到影响，但是当它从走线末端返回到源端时，就会受到影响。返回的信号再次遇到电容，其中一些信号将带有负号，反射回远端。这些反射回到接收端就为负的电压，使接收到的信号下降，导致下冲。

传输线中间理想电容的影响依赖于信号的上升时间和电容的大小。电容越大，阻抗越小，就会产生更大的负极性反射电压，导致接收端出现更大的下冲。

在时域内，电容的阻抗为：

如果信号是线性倾斜的，带有上升时间为RT，dV/dt变为V/RT，电容的阻抗为：

在上升时间的时间间隔内，信号线与返回路径间的电容是分流阻抗Zcap,，跨越传输线的分流阻抗会导致反射。如图4.20所示。为了使该阻抗的存在不产生严重问题，希望这个阻抗要比传输线的阻抗大的多，即希望Zcap >> Z0  作为起始位置，Zcap > 5 x Z0 则电容和上升时间的约束条件为：

Cmax ＝反射噪声可能成问题之前，可接受的电容的最大值，单位为nF。

图4.20电容作为分流阻抗的情况

例如，假设特性阻抗为50欧姆，最大可允许的电容为：

为了避免容性的不连续性产生过多的下冲噪声，要保证电容(单位nF)小于上升时间的4倍（单位ns）。即，如果上升时间为1ns，最大可允许的电容为4pF。

4.2.5 拐角和通孔的影响

当信号沿着均匀的互连线传输时，发射信号不存在反射及失真。如果均匀互连线存在90度的弯曲，就有阻抗的改变，则发生反射及信号的失真。90度的拐角导致了均匀互连线阻抗的不连续性，影响了信号的完整性。图4.21所示是对上升时间为50psec的信号所作的TDR响应，附近有2个90度的拐角，阻抗不连续性而导致反射，线宽为65mil，阻抗为50欧姆，

图4.21走线上存在90度的拐角时信号的TDR响应

将90度的拐角转换为45度的弯曲将会减小这种影响，如果改用常宽的圆弧状弯曲，影响会进一步减小。

拐角对信号传输线的唯一影响是由于走线弯曲处的额外宽度。这个额外的线宽作用就像一个容性的不连续性。这个容性的不连续性导致了信号的反射和时延。

如果走线的弯曲处是常宽的，走线宽度没有改变，信号在拐弯的每一点遇到的阻抗都是相同的，那么就不会有反射。图4.22表明了拐角代表了正方形的一部分，粗略的估计，有正方形的一半。

图4.22对拐角所带来多余金属部分的简单估计

拐角的电容可从正方形的电容以及走线单位长度的电容来估算：

走线单位长度的电容与走线的特性阻抗有关：

对拐角电容的估计为：

CL 为单位长度的电容，单位为pF/inch

W为走线的线宽，单位为inch

Z0 为走线的特性阻抗，单位为欧姆

εr 为介质的介电常数

如上述例子，线宽为0.065inch，90度的拐角大概的电容为40/50 x 2 x 0.065 = 0.1 pF = 100 fF，因为有2个90度的拐角，因此，电容为200pF。图4.23就是对这种情况仿真结果和测量结果的比较。测量结果是采用Agilent DCA 86100以及GigaTest Labs Probe Station，仿真是采用TDA系统的Iconnect软件。

图4.23测量结果和仿真结果的对比

我们可以把这个估算概括成为一个方便记忆的经验规则，在50欧姆的传输线中，拐角所带来的相关电容为2×线宽。线宽单位为mils，电容单位为fF。

若仍然保持50欧姆的阻抗，而线宽变窄，则拐角所带来的电容将便小，影响就不明显了。对于高密度电路板上的标准信号线，5mils的线宽，管脚的电容为10fP。

10fP的电容所带来的反射噪声信号的上升时间，根据公式

上升时间为0.010pF/4~3ps.

10fP的电容所带来的信号的时延，根据公式

时延为0.5×50×0.01pF=0.25ps。

如果用通孔来连接一根信号线与测试点，或是与相邻板层的另一根信号线相连，通孔会对于电路板的不同层具有过多的电容。这时，通孔可看作是一个集总的电容负载。通孔的电容大小依赖于孔的大小，隔离孔，板的表层及底层焊点的大小。它的大小可从0.1pF到超过1pF的范围。信号线上的任一通孔都可看作是容性的不连续性，在高速互连中，是影响信号完整性的主要因素。

图4.24所示了在10层板中，10inch长的均匀走线上带有通孔和不带通孔时测量的TDR响应。走线阻抗约为58欧姆，线宽在标称下为8mils。信号的上升时间约为50ps。两个通孔间反射电压的差值是由于当信号沿着走线传播时，在介质中的损耗而导致上升时间的下降造成的。走线上反射电压的变化是制造工艺中阻抗的不连续造成的。采用Agilent DCA 86100, GigaTest Labs Probe Station,以及TDA系统Iconnect软件进行测量.

图4.24测量结果示意图

4.2.6 载重线的反射影响

当传输线上有一个容性负载时，信号会发生失真，并且上升时间下降。如果有多个负载分布在传输线上，如果间隔与信号上升时间的空间延展相比要短，则从每个电容性不连续的反射会消除。带有均匀间隔分布的容性负载的传输线叫做载重线。

每个不连续段都可看作是较低阻抗的区域。如果上升时间与电容间的时延相比要短时，每个间断的作用对信号来讲就像离散的不连续性。如果上升时间与电容间的时延相比要长时，低阻抗区域叠加，整个线的平均阻抗更低。

对于三个不同的上升时间，载重线的反射信号如图4.25所示。在该例中，5个3pF的电容每隔1inch分布在50欧姆的传输线上，走线的最后10inch没有负载。

图4.25上升时间不同情况下的反射信号

对于开始的几个电容，可看到明显的不连续性，但是后几个的电容带来的不连续性被消除。当上升时间与电容间时延相比要长时，均匀分布的容性负载产生的效果，即走线的表面看来的特性阻抗降低。在这种负载线中，单位长度的阻抗增加意味着特性阻抗更低，时延更长。

在均匀的，未加电容负载的传输线中，特性阻抗和时延与单位长度的电容和电感有关：

Z0 ＝不带有电容负载时的特性阻抗，单位是欧姆

LL ＝走线单位长度的电感，单位pH/inch

C0L ＝不带有电容负载时，单位长度的电容，单位是pF/inch

Len＝走线的长度，单位是inches

TD0 ＝不带有电容负载的时延，单位是ps

如果有均匀分布的电容负载，每个负载为C1,间隔为d1，走线上单位长度分布的电容从C0L增加到(C0L+Cl/d1).特性阻抗和响应的时延为：

可见，当增加分布的电容负载时，走线的特性阻抗降低，则端接电阻也应降低。

4.2.7 电感性间断的影响

1  电感性间断引起反射及时延

几乎每种增加到传输线上的串行连接都伴随有环路电感。用于改变信号层的通孔，串联端接电阻，连接器，等都有额外的环路电感。

如果信号路径中存在不连续性，环路电感主要由信号路径的部分自感决定，尽管在返回路径上存在部分互感。如果返回路径上存在不连续性，返回路径的部分自感将决定环路的电感。不管是哪种情况，信号对环路自感都是敏感的，因为信号是电流回路，沿着信号路径和返回路径之间来传播的。

对于一个瞬时的，快速上升时间的信号来说，串行环路电感最初看起来是一个高的阻抗。将导致正的反射回到源端。图4.26表明了在返回路径上的一个小间隙产生感性的间隔的情况下，均匀传输线的反射信号。

图4.26均匀传输线上有感性间隔时的反射信号

图4.27表明了当电感间隔的值不同时，在接收端和源端的信号。信号的上升时间为50psec,电感值分别为0，1，5，10nH。在近端，信号先上升然后又下降，这种情况叫非单调性。这种特性本省不会导致信号完整性问题。然而，如果在近端放置接收器，它接收到的信号在超过幅值50％的点时然后会下降到幅值的50％以下，这将会导致错误的触发。非单调性行为应该尽可能的避免。在远端，发射信号会显示过冲和时延。

图4.27 电感值不同时，源端和接收端的信号

通常，电路中可接受的电感的最大值依赖于噪声的容限和电路的其它特性。当离散的电感导致走线特性阻抗增加20％时，反射信号大约为信号摆幅的10％，通常这是反射噪声最大的可接受的值。

如果电感的阻抗值与特性阻抗相比很小，并且上升时间为线性斜面时，我们可以估计出电感的阻抗。

Zinductor ＝电感的阻抗,单位为欧姆

L＝电感，单位为nH

RT＝信号的上升时间，单位为ns

估计最大可允许的电感的阻抗，如下式：

例如，如果走线的特性阻抗是50欧姆，上升时间是1ns，最大可接受的串联电感值约为Lmax=0.2×50×1ns=10nH.

电感性间隔还会增加延时，当上升时间很短，并且发射信号的上升时间由串联电感决定时，发射信号上升时间大约为：

TD10–90 ＝发射信号的上升时间，单位ns

L=间断的串联环路电感，单位nH

Z0 ＝走线的特性阻抗，单位是欧姆

TDadder ＝信号上升到幅值的50％时的时延，单位ns

图4.28表明了在电感性间隔分别为0，1，5，10nH时，对时延的比较。

图4.28电感的值不同时，信号时延的比较

2  对环路电感的补偿方法

通常，电路中的串联环路电感是不可避免的，特别是电路本身已设计有一个连接器。这样会导致产生过量的反射噪声。可以通过补偿的方法来消除部分噪声。

理想的传输线可近似为一个n段的LC网络，任一段的特性阻抗为：

Z0 ＝走线的特性阻抗，单位欧姆

LL ＝走线单位长度的电感，单位nH/inch

L＝任一段传输线总的电感，单位nH

CL ＝走线单位长度的电容，单位nF/inch

C＝任一段传输线总的电容，单位nF

电感性间隔可以通过在两边增加小的电容，转换到传输线的片断。如图4.29所示。在这种情况下，电感的表观性阻抗为;

图4.29对于电感性间隔的补偿电路

为了减小反射噪声，目标就是要找到合适的电容值，使连接器表观的特性阻抗Z1 与剩余电路的特性阻抗Z0相等。按照上面的关系，增加的电容值为：

C1 ＝要增加的补偿电容，单位nF

L1 ＝间断的电感值，单位nH

Z0 ＝走线的特性阻抗，单位欧姆

例如，连接器的电感为10nH，走线的特性阻抗为50欧姆，要增加的补偿电容为10/502 = 0.004nF= 4pF.为了达到最佳补偿，需要的电感的两端各分配一个2pF的电容。

图4.30所示是三种情况下的发射信号和反射信号，没有连接器，带有连接器但是未被补偿，经过补偿的连接器。改图仿真的是10nH的电感性间隔，上升时间为0.5ns。经过补偿的连接器是在电感两边各放置一个2pF的电容。

图4.30三种情况下源端信号和接收端信号的比较

这种补偿方法也同样适用于其它的电感性间隔存在的情况，比如通孔，电阻等。

4.3 抑制反射的端接技术

消除反射现象的方法一般有：布线时的拓扑法和相应的端接技术。

常用布线时的拓扑结构有：点到点、菊花链、星形、分支和周期性负载等结构。如图4.31所示。

图4.31 常用几种端接形式

1 点到点(Point-to-point) 点到点的拓扑结构比较简单，只要在发送端或接收端进行适当的阻抗匹配。

2 菊花链(Daisy chain) 当网络(net)的整个走线长度延迟小于信号的上升或下降时间时,用菊花链拓扑结构(图4.32)会比较好,这时网络上的负载都可以看作为容性负载。菊花链同时也了信号的速率,只能工作在低速电路中。

图4.32 菊花链拓扑实例

3星形(Star) 使用星形的拓扑结构时,对每个分支(stub)都进行均衡设计,要求每个分支的接收端负载一致,并选择适当的匹配方式。如图4.33所示。

图4.33 星型拓扑实例

4远端分支(Far-end cluster) 跟星形类似，只不过分支是靠近接收端。在这种拓扑结构中,也要远端stub的长度，使stub上的传输延时小于信号上升沿，这样每个接收端都可以被看作为一个简单的容性负载。

5周期性负载(Periodic loading)  周期性负载的拓扑结构同样要求每段stub的长度足够小,使stub上的传输延时小于信号上升沿。这种主干传输线和所有的stub段组合起来的结构可以看作为一段新的传输线，其特征阻抗要比原来主干传输线的特征阻抗小,传输速率也比原来的低，因此在进行阻抗匹配时要注意。

传输线上的反射会对数字系统性能有重要的负面影响。为了最小化反射的负面影响，除了从拓扑结构上消除相应的影响外，还必须有相应控制它们的方法。基本上有三种方法减低这些反射的负面影响。第一种方法就是降低系统的频率或增大信号的上升沿时间，以使传输线上的反射将在另一个信号驱动到线上之前达到稳态。然而通常这是不可能的，对于高速系统，增大信号上升沿时间，将影响系统的性能。第二种方法是缩短PCB走线长度以使反射在更短时间内达到稳态。通常这是不实用的，因为通常芯片功能的强大，管脚的增多，缩短布线必然导致PCB板层数的做多，这大大增加了成本。另外，在一些情况下缩短走线在物理实现上有时也是不可能的。当总线频率增加到一个周期内反射不能达到稳态时，或者线长满足式   时，前两种方法通常就有限了。第三种方法就是给传输线两端终接一个等于特征阻抗的阻抗，并消除反射，即是所谓的高速电路设计的端接技术。端接技术分为单端断接技术和多负载端接技术。 

4.3.1  单端端接技术

传输线的长度符合下式的条件应使用端接技术。

式中，L为传输线线长，tr为源端信号的上升时间，tp为传输线上每单位长度的带载传输延迟。即当tr小于2TD时（其中TD为传输线的传输延迟，L*tp=TD），源端电平变换发生在从传输线的接收端反射回源端的反射波到达源端之前，这时需要使用端接匹配技术，否则会在传输线上引起振铃。

传输线的端接原则:如果负载反射系数或源反射系数二者任一为零，反射将被消除。通常采用两种策略（1）使负载阻抗与传输线阻抗匹配，即并行端接；（2）使源阻抗与传输线阻抗匹配，即串行端接。

从系统设计的角度，应首选策略1，因其是在负载端消除反射，即ρL＝0，因而消除一次反射，这样可以减小噪声、电磁干扰（EMI）及射频干扰（RFI）；而策略2则是在源端消除由负载端反射回来的信号，即使ρS＝0和ρL＝1（负载端不加任何匹配），只是消除二次反射，在发生电平变换时，源端会出现持续时间为2TD的半波波形，不过由于策略2实现简单方便，在许多应用中也被广泛采用。两种端接策略各有其优缺点，以下就简要介绍这两类主要的端接方案。

1 并行端接

并行端接主要是在尽量靠近负载端的位置加上拉和/或下拉阻抗以实现终端的阻抗匹配，根据不同的应用环境，并行端接又可分为以下几种类型：

（1）简单的并行端接

这种端接方式是简单地在负载端加入一下拉到地的电阻RT（RT＝Z0）来实现匹配，如图4.34所示。采用此端接的条件是驱动端必须能够提供输出高电平时的驱动电流以保证通过端接电阻的高电平电压满足门限电压要求。在输出为高电平状态时，这种并行端接电路消耗的电流过大，对于50Ω的端接负载，维持TTL高电平消耗电流高达48mA，因此一般器件很难可靠地支持这种端接电路。

优点：并行端接提供了一种简单的设计方法。它是一种最简单的终接方案。在大多数情况下，这种方法只需要一个附加的元件。如果传输线的两端需要端接就需要两个电阻。

缺点：并行端接浪费了电阻的直流功耗。这种方法无论在高电平还是低电平，都需要驱动端具有稳定的直流，这样就增加了驱动端的直流负载。当传输线的一端接容性负载时，端接时，上升沿斜率会变化。当未端接时，在时间常数内，电压是激励信号幅值的2倍。当增加并行端接时，上升的时间会更快。

当采用并行端接时，必须注意到，对于TTL级，线阻抗小于100欧姆时采用这种端接方案，要求直流输出为24mA((VOH(MIN)=2.4V)。因此，对于电池驱动系统，不推荐采用并行端接方案。另外，端接电阻要消耗多达0.25瓦的功率（50mA的电流通过100欧姆的电阻），这对于仅消耗几毫瓦的功率的CMOS系统来说是不合适的。功耗的大小依赖于占空比：对于低占空比，连接电阻到地使得有最低的功耗，对于高占空比，连接电阻到VCC使得有最低的功耗。还有一点就是，大的下拉电阻可能会使下降沿比上升沿快，这会导致占空比内信号的失真。

（2）戴维宁并行端接

戴维宁（Thevenin）端接即分压器型端接，如图4.35所示。

它采用上拉电阻R1和下拉电阻R2构成端接电阻，通过R1和R2吸收反射。R1和R2阻值的选取由下面的条件决定。R1的最大值由可接受的信号的最大上升时间（是RC充放电时间常数的函数）决定，R1的最小值由驱动源的吸电流数值决定。R2的选择应满足当传输线断开时电路逻辑高电平的要求。戴维宁等效阻抗可表示为：

戴维南电压为：

的选择必须确保驱动器的输出高电平IOH和低电平的IOL电流在驱动器的性能指标范围以内,其值可按下式确定

所以，可得到：

R1 的作用是帮助驱动器更加容易到达逻辑高状态,这就需通过从V CC向负载注入电流来实现. R2 的作用是帮助驱动器更加容易到达逻辑低状态,这通过R2 向地释放电流来实现。 恰当地选取R1 和R2 的值可以加强驱动器的扇出能力,并且淡化由于信号占空比不一致而导致的功耗的改变。

戴维南终端匹配技术的优点在于,在这种匹配方式下,终端匹配电阻同时还作为上拉电阻和下拉电阻来使用,因而提高了系统的噪声容限,降低了对源端器件驱动能力的要求。这种方案能够很好地抑制过冲。

戴维南终端匹配的缺点就是无论逻辑状态是高还是低,在V CC到地之间都会有一个常量的直流电流存在,因而会导致终端匹配电阻中有静态的直流功耗. 信号负载为电容时,相对于没有匹配的信号线而言,戴维南终端匹配技术同样会改善信号的质量,使得信号的摆动缩小。线电压（在三态总线上的戴维宁电压）接近转换门限电压，这在CMOS器件中会产生更大的功耗，这是由于PMOS和NMOS都是可导的，在Vcc和地之间就有电流路径。另外，与未端接的情况相比，戴维宁端接减小了接容性负载时信号的斜率，容性负载和电阻增加了RC时间常数，导致了驱动器输出电压的上升。

（3）主动并行端接

在此端接策略中，端接电阻RT（RT＝Z0）将负载端信号拉至一偏移电压VBIAS，如图4.36所示。VBIAS的选择依据是使输出驱动源能够对高低电平信号有汲取电流能力。这种端接方式需要一个具有吸、灌电流能力的的电压源来满足输出电压的跳变速度的要求。在此端接方案中，如偏移电压VBIAS为正电压，输入为逻辑低电平时有DC直流功率损耗，如偏移电压VBIAS为副电压，则输入为逻辑高电平时有直流功率损耗。

（4）并行AC端接

如图4.37所示，并行AC端接使用电阻和电容网络（串联RC）作为端接阻抗。

端接电阻R要小于等于传输线阻抗Z0，电容C必须大于100pF，推荐使用0.1uF的多层陶瓷电容。电容有阻低频通高频的作用，因此电阻R不是驱动源的直流负载，故这种端接方式无任何直流功耗。

所以有：

可见电容C 的选择很复杂. 电容值太小会导致RC 时间常数过小,这样一来该RC 电路就类似于一个尖锐信号沿发生器,从而引入信号的过冲与下冲,一般电容值需大于100 PF. 另一方面,较大的电容值会带来更大的功率消耗. 通常情况下,要确保RC 时间常数大于该传输线负载延时的两倍,即

，

其中：为接收器的分布电容,为PCB 传输线的内在电容.

理想的电容值将随着传输线阻抗，边沿速率，预期的信号质量的变化而变化。这个值不是最关键的，但是测试表明，对于FCT逻辑，100PF的电容值能够得到很好的折衷，将电容值增加到200PF会改善信号的质量，但是却以功率损耗为代价。把电容值减小到47PF，降低了功率损耗，但是信号的质量会变差。值低于47PF会对滤波有非常高的频率响应，对传输线的端接是无效的。值高于200PF，会增加功率损耗而不会有附加的信号质量的改善。

RC 终端匹配技术的优势在于终端匹配电容阻隔了直流通路,因此节省了较大的功率消耗,此技术也称为AC 终端匹配技术. 同时恰当地选取匹配电容的值,可以确保负载端的信号波形接近理想的方波,而信号的过冲与下冲又都很小.

RC 终端匹配技术的一个缺点是信号线上的数据可能出现时间上的抖动. 标准的RS2422 接口协议不建议使用RC 终端匹配技术. 同样,电流模式的驱动器也不能采用RC 终端匹配技术.另外，AC端接的性能依赖于传输线的长度，AC端接不适合于在传输线上有多源分布的情况。

（5）二极管并行端接

某些情况可以使用肖特基二极管或快速开关硅管进行传输线端接，条件是二极管的开关速度必须至少比信号上升时间快4倍以上。在面包板和底板等线阻抗不好确定的情况下，使用二极管端接即方便又省时。如果在系统调试时发现振铃问题，可以很容易地加入二极管来消除。

典型的二极管端接如图4.38所示。肖特基二极管的低正向电压降Vf（典型0.3到0.45V）将输入信号钳位到GROUND－Vf和VCC＋Vf之间。这样就显著减小了信号的过冲（正尖峰）和下冲（负尖峰）。在某些应用中也可只用一个二极管。

二极管端接的优点在于：二极管替换了需要电阻和电容元件的戴维宁端接或RC端接，通过二极管钳位减小过冲与下冲，不需要进行线的阻抗匹配。尽管二极管的价格要高于电阻，但系统整体的布局布线开销也许会减少，因为不再需要考虑精确控制传输线的阻抗匹配。

二极管端接的缺点在于：二极管的开关速度一般很难做到很快，因此对于较高速的系统不适用。因为存在多点反射会影响相应的信号激励，二极管对转换频率的响应会发生变化。肖特基二极管对于3.3V和5V的逻辑族是有效的。

2 串行端接

串行端接是通过在尽量靠近源端的位置串行插入一个电阻RS（典型10Ω到75Ω）到传输线中来实现的，如图4.39所示。串行端接是匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗（轻微过阻尼）。即

这种策略通过使源端反射系数为零从而抑制从负载反射回来的信号（负载端输入高阻，不吸收能量）再从源端反射回负载端。

串行端接的优点在于：每条线只需要一个端接电阻，无需与电源相连接，消耗功率小。当驱动高容性负载时可提供限流作用，这种限流作用可以帮助减小地弹噪声。,而且相对于其它的电阻类型终端匹配技术来说,串联终端匹配技术中匹配电阻的功耗是最小的,而且串联终端匹配技术不会给驱动器增加任何额外的直流负载,也不会在信号线与地之间引入额外的阻抗.

串行端接的缺点在于：当信号逻辑转换时，由于RS的分压作用，在源端会出现半波幅度的信号，这种半波幅度的信号沿传输线传播至负载端，又从负载端反射回源端，持续时间为2TD（TD为信号源端到终端的传输延迟），这意味着沿传输线不能加入其它的信号输入端，因为在上述2TD时间内会出现不正确的逻辑态。并且由于在信号通路上加接了元件，增加了RC时间常数从而减缓了负载端信号的上升时间，因而不适合用于高频信号通路（如高速时钟等）。另外，采用这种匹配技术时,很难将串联匹配电阻调整到一个非常合适的值. 因为许多驱动器都是非线性的,如TTL 器件,其输出阻抗随着器件逻辑状态的变化而变化,所以串联匹配电阻只能选择一个适中的值.

注：对于短的传输线，当最小数字脉冲宽度长于传输线的时间延迟（TD）时，源终端是合乎要求的，因为它消除了驱动器电流部分并联接地的要求。对于长的传输线，当数字脉冲宽度小于传输线延迟时间（TD）时，负载终端是较好的。因为负载端的反射将反射回源头端，并干扰沿线传播的信号，反射必须在负载端消除。

4.3.2  多负载端接技术

在实际电路中常常会遇到单一驱动源驱动多个负载的情况，这时需要根据负载情况及电路的布线拓扑结构来确定端接方式和使用端接的数量。一般情况下可以考虑以下两种方案。

如果多个负载之间的距离较近，可通过一条传输线与驱动端连接，负载都位于这条传输线的终端，这时只需要一个端接电路。如采用串行端接，则在传输线源端加入一串行电阻即可，如图4.40a所示。如采用并行端接（以简单并行端接为例），则端接应置于离源端距离最远的负载处，同时，线网的拓扑结构应优先采用菊花链的连接方式，如图4.40b所示。

如果多个负载之间的距离较远，需要通过多条传输线与驱动端连接，这时每个负载都需要一个端接电路。如采用串行端接，则在传输线源端每条传输线上均加入一串行电阻，如图4.41a所示。如采用并行端接（以简单并行端接为例），则应在每一负载处都进行端接，如图4.41b所示。

在采用匹配的时候，但要确保匹配元件尽量靠近源端或负载端，这样可以减少诱导电感，使匹配更为有效。

3端接技术比较

阻抗匹配与端接技术方案随着互联长度和电路中逻辑器件的家族在不同也会有所不同，只有针对具体情况，使用正确适当的端接方法才能有效地减小信号反射。

一般来说，对于一个CMOS工艺的驱动源，其输出阻抗值较稳定且接近传输线的阻抗值，因此对于CMOS器件使用串行端接技术就会获得较好的效果。而TTL工艺的驱动源在输出逻辑高电平和低电平时其输出阻抗有所不同，这时，使用并行戴维宁端接方案则是一种较好的策略。ECL器件一般都具有很低的输出阻抗，因此，在ECL电路的接收端使用一下拉端接电阻（下拉电平需要根据实际情况选取）来吸收能量则是ECL电路的通用端接技术。

当然，上述方法也不是绝对的，具体电路上的差别、网络拓扑结构的选取、接收端的负载数等都是可以影响端接策略的因素，因此在高速电路中实施电路的端接方案时，需要根据具体情况通过分析仿真来选取合适的端接方案以获得最佳的端接效果。

本章小结

缺

思考题

1.什么是反射？反射是怎么产生的？反射有哪几种情况？

2.怎样用网格图和Bergeron图来描述反射？

3.分析上升时间与反射的关系。

4.决定短传输线段有哪些因素？

5.什么叫桩线？桩线对信号完整性的影响有哪些因素决定？怎样影响的？

6.时域中电容器的阻抗是如何定义的？说明电容与上升时间的约束关系。

7.什么叫时延累加？减小时延累加影响的方法。

8.拐角怎样对信号传输线产生影响？过孔的电容量与哪些因素有关？

9.什么叫有载线？分析一定电容的有载线上，不同时延对信号的影响。

10.感性突变怎样对信号产生影响？采用什么补偿技术来控制串联回路电感产生的反射？

11.抑制反射有哪些方法？

12.总结反射有哪些重要的特性？