EMC and PCB Layout

一、　Layout对EMC的重要性：

在ＵＰＳ电源设计中，ＰＣＢ板的物理设计是一个重要的环节，如果设计不当，ＰＣＢ可能会辐射过多的电磁干扰，严重的会造成电源工作不稳定。作为ＰＣＢ设计者和ＬＡＹＯＵＴ　工程师，必须理解电路的工作原理，设计出高品质的ＰＣＢ。　　

ＵＰＳ电源中包含有高频开关信号，ＰＣＢ上任何印制线都可以起到天线的作用，印制线的长度和宽度会影响其阻抗和感抗，从而影响频率响应。即使是藉由直流信号的印制线也会从邻近的印制线耦合到射频信号并造成电路问题（甚至再次辐射出干扰信号）。因此应将所有藉由交流电流的印制线设计得尽可能短而宽，这意味着必须将所有连接到印制线和连接到其它电源线的零配件放置得很近。印制线的长度与其表现出的电感量和阻抗成正比，而宽度则与印制线的电感量和阻抗成反比。长度反映出印制线响应的波长，长度越长，印制线能发送和接收电磁波的频率越低，它就能辐射出更多的射频能量。　　

只有在进行ＰＣＢ　ＬＡＹＯＵＴ的时候，正确的理解电路的工作原理，合理的布置元件和走线，才能够保证ＰＣＢ　有良好的ＥＭＣ性能。另外，良好的ＰＣＢ　ＬＡＹＯＵＴ设计是ＥＭＣ设计中最基本的，也是最经济的对策。　

二、　传导耦合的基本原理

１）　电阻性耦合：主要是由两个回路公共阻抗耦合而产生的。　

在电路理论和电子技术的教科书中，强调公共地之间的等电位概念。而在实际中地线并不是绝对为零，而是有毫欧级的阻值，ＰＣＢ上一根长１０ＣＭ，厚０．０３ＭＭ，宽１ＭＭ的铜箔地线，它的直流电阻ＲＤＣ≈５７．３３ｍΩ。如果电路工作在高频下，还要考虑它呈现电感性的影响。在１ＭＨｚ频率下，该阻抗大约为６６２Ω。　

图１所示的电路中，假设Ｉ１、Ｉ２为恒定电流。当只考虑理想状态下即接地铜箔阻抗Ｒ０为零的时候，ＶＡ＝１０Ω×１００Ａ＝１０００Ｖ，　ＶＢ＝１０Ω×０．１Ａ＝１Ｖ。但是假设接地铜箔有０．０１Ω的阻抗时，通过计算就可得到ＶＣ＝１００．１Ａ×０．０１Ω＝１．００１Ｖ，ＶＡ＝１００１．００１Ｖ，ＶＢ＝２．００１Ｖ。

ＶＢ由１Ｖ变成２．００１Ｖ完全是公共地阻抗引起的，可见，公共地阻抗的耦合是不可低估的传导路径。　

图（1）公共地耦合

　一个公用电源供电给几个负载是常见的事，这种共电源的供电方式会造成传导耦合干扰，图２是一个共电源供电电路。当电路１发生一个突变，使Ｉ１出现干扰电流Ｉ时，它就会在电阻Ｒ０上产生一个干扰电压增量ＩＲ０，导致电源端电压变化，从而传递到电路２中。共电源耦合上由电源内阻抗引起的传导耦合。为减少各部分电路受电源线和地线的信号干扰，可用单独对各电路供电的方法。同时，地线要用单点并联接地方式。如图１６所示。　　　　　　

图（2）共电源耦合

２）　电容性耦合：两个电路中的导体，到它们靠的比较近且存在电位差的时候，一个电路中导体的电场就会对另一个电路中的导体产生感应，反之亦然，两者相互作用、相互影响使它们的电场发生变化，这种铰链称为电容耦合，又称电场耦合。　

图（3）电容耦合

图３所示为两个分立的电路通过两根导线间电容Ｃｔ引起电容耦合的情况。电路Ａ中有干扰电压ＵＳ，称为干扰源电路，电路Ｂ为接受电路。通过其等效电路可得传导耦合

到接受电路的电压ＵＣ≈ｊ２πｆＣｔＲＬＵＳ，可见，干扰源频率ｆ越高，电容耦合越明显；Ｃｔ

越小，电容耦合就越小。要减小其耦合电容，就应该加大铜箔间距。　　　　　　　

３）　电感性耦合：当一个回路中流过变化的电流时，在它的周围空间会产生变化的磁场，这个变化的磁场又在相邻的回路中产生感应电压，这种耦合称为电感性耦合，又

称磁场耦合。可以证明：回路的感应电压与回路的面积成正比。　

电源输入线、输出线、电池线的电压电流比较大，杂讯也比较大，为了减少它们之间的容性、感性耦合，要把它们的位置尽量间隔开。　

三、　接地

合理、良好的接地可以大大减少各种耦合的发生。　

１）　单点接地：单点接地只有一个接地点，所有的单元电路的接地线都连接到一个

点上。单点接地又分为串联单点接地和并联单点接地，如图４所示。　

图（４）单点接地　

　ａ．　各支路的地电位仅与各自的地电流Ｉ及地线电阻有关，不受其他电路的影响，对防止各电路之间的相互干扰及地回路干扰是很有效的。特别是当电路频率较

低、连接导线较短的场合，经常采用这种接地方式。它的缺点是地线导线加长，

引起阻抗增加，还会由于各地线间相互耦合，使线间电感耦合和电容耦合增大。　

ｂ．　由图可知，Ａ、Ｂ、Ｃ各点的电位不仅不为零，而且受其他电路的影响。因此从防止噪声和抑制干扰角度，这种接地方式不适合。但这种接地方式的结构比较

简单，各电路地线电阻较小，所以也是常用的一种接地方式。但如果各电路的

地线中电流相差很大时就不能使用，因为各电路会通过接地线相互影响。也就

是ＬＡＹＯＵＴ中常说的大电流要和小电流分开。　如ＣＯＮＶＥＲＴＥＲ中地线的电流有几

十安培，属大电流地线，其他小电流的地线只能在电池的滤波电解电容负极的

那一点上和它相连，属于并联单点接。某些比较敏感、重要的信号，为了防止

其他电路通过地线的影响，也要用并联单点接地。如ＣＰＵ的ＲＣ震荡时钟信号，

其地线要有一片较大的铜箔，然后单独的接到ＣＰＵ的ＧＮＤ脚去，如图１１。与

此同理的还有３８４３（３８４５）的ＰＩＮ４和３５２３的ＰＩＮ５、ＰＩＮ６。　

２）　多点接地：各单元电路直接连接到地线或地平面上，有多个接地点。对于高频电路，为了降低地线阻抗，一般均采用多点接地。在ＰＣＢ　ＬＡＹＯＵＴ中，多点接

地多以多层板为基础。　

３）　混合接地：实际情况中，很难通过一种简单的接地方式解决问题，因此混合接地系统的应用更为普遍。　

四、　高频的影响

因为器件材料的特性和引线的存在，随着频率的提高，铜箔的阻抗、电阻引线的感抗、电容的寄生电感、电感的寄生电容都会增加。铜箔的阻抗与长度成正比，与宽度成反比。高速变化的电流、电压即ｄｉ／ｄｔ、ｄｖ／ｄｔ是ＥＭＩ产生的主要来源。　

当ＰＣＢ走线上有高速变化的电流的时候，由法拉第感应定律，产生杂讯电压Ｖｎ＝Ｌｄｉ／ｄｔ，其中Ｌ是铜箔走线的杂散电感，是一个与铜箔长度成正比、与铜箔宽度成反比的量。　因此高频的线要尽量粗、短。如充电器部分以及直流电源部分从变压器出来到管子的走线一定要粗、短，管子也就要靠近变压器。高频时，电容呈现的阻抗很小，去耦电容正是为滤除高频杂讯提供了一低阻抗通路。所以去耦电容必须在ＩＣ前面，让高频干扰信号在没有到达ＩＣ之前就经过电容回去了，不会对ＩＣ的工作有影响。另外，电容还应该靠近ＩＣ，并且其引脚要尽量短，以缩短走线、降低其高频寄生电感。　

ｄｉ／ｄｔ还会引起回路磁通的变化，在回路中产生一个磁场，从而干扰周边的线路或辐射至空间，磁通量和回路面积成正比。同样，当周边环境改变引起通过回路的磁通发生变化时，又会在回路中产生一个感应电流，感应电流的大小也和回路面积成正比。所以务必要使回路面积最小。特别是几个重要的频率高、电流大的回路，如充电部分、直流电源部分。还有就是每一部分（ＩＣ）的电源和地线构成的回路，比较理想的ＬＡＹＯＵＴ应该是电源线和地线紧挨着平行接到各ＩＣ中，ＩＣ附近放一个去耦电容，并在ＩＣ的元件面铺一大片接地铜箔。如图中３５２５和ＣＰＵ地线的ＬＡＹＯＵＴ，３５２５与ＣＰＵ两个分系统的地可认为是多点接地，然后在１２Ｖ电源产生处的滤波电容的负极处单点并联接地，不至于让两个部分的电路相互干扰。信号从哪里来，返回路径就要回到哪里去，应该是电源ＬＡＹＯＵＴ的一个原则。　

当有高速变化的电压发生时，ｄｖ／ｄｔ通过杂散电容耦合到地线或其他走线，便会产生共模干扰电流　Ｉｎ＝Ｃｄｖ／ｄｔ。Ｃ是铜箔走线间的杂散电容、晶体管与散热片之间的杂散电容及散热片和铜箔走线间的电容，与铜箔的长度成正比，与相互间的距离、铜箔的宽度成反比。所以在有大的ｄｖ／ｄｔ发生处，铜箔要尽量粗、短。如上面提到过的充电器部分以及直流电源部分从变压器出来到管子的走线，既存在高的ｄｉ／ｄｔ　，也有高的ｄｖ／ｄｔ发生，是特别要强调的地方，要尽量加大它与其它走线的间距。　

ＥＭＩ发生源、电流回路及电流方向的确定很重要，只有了解了电路中的ＥＭＩ发生源、回路中主要电流的流向，才可能在ＬＡＹＯＵＴ时注意使其回路面积尽量小，杂讯强的走线尽量短。　

五、　几个主要的回路

１）　充电电路　

图（5）充电电路（直流电源）

ＥＭＩ产生源：　ａ．　ＭＯＳＦＥＴ开或关时引起两个回路的电流发生变化，即有大的ｄｉ／ｄｔ；　

ｂ．　ＭＯＳＦＥＴ关断时，在ＭＯＳＦＥＴ的Ｄ极处会有两倍于Ｖｉｎ或更高尖峰电压产生，即有大的ｄｖ／ｄｔ；　

ｃ．　在二极管反向截止时，会有一个较大的反向恢复电流和反压电压产生，即有大的ｄｉ／ｄｔ和ｄｖ／ｄｔ。　

ＥＭＩ产生源：　

ａ）　ＭＯＳＦＥＴ开或关时引起三个回路的电流发生变化，即有大的ｄｉ／ｄｔ；　

ｂ）　ＭＯＳＦＥＴ关断时，在ＭＯＳＦＥＴ的Ｄ极处会有两倍于Ｖｉｎ或更高尖峰电压产生，即有大的ｄｖ／ｄｔ；　

ｃ）　在变压器次级的整流二极管截止时会有一个较大的反向恢复电流和反向反压产生，即有大的ｄｉ／ｄｔ和ｄｖ／ｄｔ。　

３）　ＰＦＣ部分　　

图（7）PFC

ＥＭＩ产生源：　

ａ）　ＭＯＳＦＥＴ开或关时引起两个回路的电流发生变化，即有大的ｄｉ／ｄｔ；　

ｂ）　ＭＯＳＦＥＴ关断时，在ＭＯＳＦＥＴ　Ｄ极会产生一个较大的电压，即有大的ｄｖ／ｄｔ；　

ｃ）　二极管截止时会产生很大的反向恢复电流和反向电压，即有大的ｄｉ／ｄｔ和ｄｖ／ｄｔ。　

六、　LAYOUT举例

图（9）不同架构充电器的接地

2001-11-30 ７Ｌａｙｏｕｔ　要点：　　　　　　　　　

ａ）　变压器ＰＩＮ４到ＭＯＳＦＥＴ　Ｄ极的走线尽量粗、短；　

ｂ）　保证图示两个回路的面积尽量小。可以通过交叉电流回路走线来减小回路面积；　ｃ）　正确布置ＣＩＮ的位置。流进的电流要经过ＣＩＮ的正极再到变压器的ＰＩＮ１，流出的电流要经过ＣＩＮ的负极再到电源的负极；　

ｄ）　３８４３在Ｉ－Ｓｅｎｓｅ电阻处并联单点接地，然后再从这点接到ＣＩＮ的负极；　

ｅ）　ＭＯＳＦＥＴ的ＳＮＵＢＢＥＲ电路要靠近变压器，并保证走线粗、短，环路面积尽量小；　

ｆ）　正确布置Ｃ

ＯＵＴ的位置。输出侧的Ｖ

ＯＵＴ

、ＧＮＤ都要从Ｃ

ＯＵＴ

的两端出去；　

ｇ）　变压器的二次侧到二极管、电容的走线要尽量的短，粗；　

ｈ）　地线的铜箔尽量大，允许的条件下将空余的地方用铜箔铺为地线；　

ｉ）　为３８４３提供一大片接地铜箔，３８４３的第５脚ＧＮＤ单点接到Ｉ－Ｓｅｎｓｅ电阻处；　

ｊ）　３８４３的第四脚的电容单点接地到３８４３的第５脚ＧＮＤ；　

ｋ）　充电器的输出到电池正、负极要尽可能的短，回路面积小；（整体布局时考虑）　ｌ）　ＭＯＳＦＥＴ的驱动电阻尽量靠近ＭＯＳＦＥＴ。　

2001-11-30

８

Ｌａｙｏｕｔ　要点：　

ａ）　变压器初级的两个回路要尽量保持对称；　

的正极再进入变压器，从ＭＯＳＦＥＴ　Ｓ极出来后要经ｂ）　电流从电池正极出来要先经过Ｃ

ＩＮ

过电容的负极再回到电池的负极；　

ｃ）　地线的铜箔尽量大，允许的条件下将空余的地方用铜箔铺为地线；　

ｄ）　保证图示的三个回路面积尽量小；　

ｅ）　ＭＯＳＦＥＴ的ＳＮＵＢＢＥＲ电路要靠近ＭＯＳＦＥＴ，并保证走线粗、短，环路面积尽量小　；　ｆ）　变压器的二次侧到整流二极管、电容的走线要尽量的短，粗；　

ｇ）　经整流二极管的＋ＢＵＳ、－ＢＵＳ要经过ＢＵＳ电容的两端，再到ＩＮＶＥＲＴＥＲ；　

ｈ）　变压器二次侧的地以最短的路径直接连到一次侧的地；　

ｉ）　ＭＯＳＦＥＴ的驱动电阻尽量靠近ＭＯＳＦＥＴ。　

2001-11-30 ９3.

Ｌａｙｏｕｔ　要点：　

ａ）　保证图示的三个回路面积尽量小；　

ｂ）　从整流桥到ＭＯＳＦＥＴ的Ｄ极的线要尽量短、粗；　

ｃ）　ＭＯＳＦＥＴ的ＳＮＵＢＢＥＲ电路要靠近ＭＯＳＦＥＴ，并保证走线粗、短，环路面积尽量小；　

ｄ）　经整流二极管的＋ＢＵＳ、－ＢＵＳ要经过ＢＵＳ电容的两端，再到ＩＮＶＥＲＴＥＲ；　

ｅ）　电感到二极管、电容的走线尽量粗、短；　

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Ｌａｙｏｕｔ　要点：　

ａ）　晶振电路部分的地要以最短的走线单点接到ＣＰＵ的接地脚地，地线要粗，回路面积要小。晶振的外壳接地；　

ｂ）　ＲＥＳＥＴ等极敏感、重要的电路的地线要以最短的走线单点接到ＣＰＵ的接地脚地，地线要粗，回路面积要小；　

ｃ）　地线与电源线平行进入ＣＰＵ；　

ｄ）　ＣＰＵ电源的旁路和去耦电容要放置在电源进来的一边而且要靠近ＣＰＵ　；　

ｅ）　ＣＰＵ的地线要尽量粗；　

ｆ）　其它帧测信号的去耦电容亦尽量靠近ＣＰＵ的引脚；　

ｇ）　ＣＰＵ敏感信号线要和大电流、电压杂讯的走线尽量的分开。　

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（红色为地线）　

Ｌａｙｏｕｔ　要点：　

ａ）　ＣＰＵ、３５８、３５２５的地线都在电源滤波电容的负极处单点并联接地；　

ｂ）　ＩＣ的地应该与大电流的地分开；　

ｃ）　ＩＣ的电源和地平行的进入到ＩＣ；　

ｄ）　ＩＣ比较重要和敏感的电路，如ＲＣ振荡电路、电流采样信号电路等，应采用单点接地到ＩＣ的接地脚；　

ｅ）　ＩＣ的电源去耦电容，侦测信号的旁路电容应尽量靠近ＩＣ的引脚。　

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EMC and PCB Layout

七、　整体布局

合理的整体布局不但方便ＬＡＹＯＵＴ，而且对改善ＥＭＣ特性有很大的帮助。在ＬＡＹＯＵＴ开始之前，以下几方面是应该加以考虑的：（以Ｃ３Ｋ为例）　

１）　ＩＮＰＵＴ、ＯＵＴＰＵＴ、ＢＡＴ尽量分开；　

２）　以下几个主要的大电流回路是否比较顺，面积是否可以比较小；　

ａ）　ＩＮＰＵＴ—ＰＦＣ—ＢＵＳ　Ｃ—ＩＮＶＥＲＴＥＲ—ＯＵＴＰＵＴ　

ｂ）　ＢＡＴ—ＣＯＮＶＥＲＴＥＲ—ＢＵＳ　Ｃ—ＩＮＶＥＲＴＥＲ—ＯＵＴＰＵＴ　

ｃ）　ＩＮＰＵＴ—ＣＨＡＲＧＥ—ＢＡＴ　

３）　考虑控制信号地和大电流回路地的布局，控制部份电路和大电流的回路分开。　　

图１７所示为Ｃ３Ｋ　　ＬＡＹＯＵＴ的元件面，图１８所示为Ａ１０００　　ＬＡＹＯＵＴ　的元件面它们

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