《计算机组成原理》复习提纲1

1.Von Neumann计算机的体系结构***

1.数据表示及运算采用二进制，指令及其他非数位信息也以二进制表示 

2.存储程序控制

   (1)将计算机要解决的问题抽象为数学模型，并按顺序分解为解题的步骤。

   (2)将计算机程序顺序存入存储器，将所需原始数据也存入存储器，这称为“程序存储”。

   (3)计算机将存放在存储器中的指令逐条取出并执行，对原始数据进行加工求得最终结果。

2.Von Neumann计算机硬件基本组成***

运算器的功能是进行算术和逻辑运算，控制器是协调计算机系统各部件进行有条不紊地工作的核心部件。存储器是计算机系统的记忆设备，主要用于存放程序和数据。

CPU包括运算器和控制器，有时还包括Cache。CPU和主存储器一起通常又称为主机。

3.计算机系统的层次结构

可参照P9图1-2，也可如下图所示，图的右侧表示与该级有关的人员。

***4.数的真值、原码、反码、补码、移码的定义及其相互转换规则（参见第二章，要求会做实验一中的所有习题）浮点数加减法规则

***5.补码加减运算规则： 

  a.参加运算的操作数用补码表示；

  b.补码的符号位与数值位同时进行加运算；

  c.若作加，则两数补码直接相加。若作减，将减数补码连同符号位一起按位取反，末位加1，然后再与被减数相加；

  d.运算结果即为和／差的补码。

***6.用变形补码判别法判断两数加减的结果是否溢出的规则是：

  a.若运算结果的两符号位相同，则不发生溢出；

  b.若运算结果的两符号位相异，结果溢出，最高位表示其符号，次高位为溢出的数值，而不是符号。

7.计算机中的运算器是进行数据处理的部件。是可以完成加、减、乘、除四则运算；与、或、非、异或逻辑运算及移位、计数、取补等运算的装置。ALU是集多种逻辑功能和加法运算功能于一体的一套硬件，是运算器的核心。此外，还包括有存放数据的寄存器、传送数据的内部总线以及进行数据选择的多路选择器。

原码、补码一位乘算法。

**8.程序是由一系列有序的指令构成。指令是执行某种基本操作（如加、减、移动等）的命令。它由一组二进制代码表示，指示计算机硬件完成指定的基本操作。

**9. 一台计算机的所有指令的集合称为该机的指令系统。指令系统是计算机硬件的语言系统。指令系统既为软件设计者提供最低层的程序设计语言，也为硬件设计者提供了最基本的设计依据。因此说指令系统是软件和硬件的主要界面。

***10.一条指令应包括两个基本部分—操作码和地址码，操作码用于说明该指令操作的性质及功能。地址码用来描述该指令的操作对象，由它给出操作数地址或给出操作数，及操作结果存放地址。

**11.操作码字段愈长，可以安排的操作种类愈多。或者说操作码的位数决定了指令系统的规模。简单地讲，假若个计算机指令系统需要有N条指令，操作码的二进位数为n，则应满足

关系式:

            N≤2n

    操作数地址字段如果表示的是操作数的直接地址，显然这个字段愈长，其地址的范围就愈大。简单地说，操作数地址字段的位数决定了可以访问的内存的规模。如果操作数地址字段包含有寻址方式信息，该字段愈长可提供不同的寻址方式愈多，带给程序没计者的选择也愈多。

12.指令中包括的地址码字段有：①操作数的地址，用以指明操作数的存放处。②操作结果的地址，用于运算结果的存放。

**13.指令格式设计的准则：

  (1)指令功能完备性与有效性的统一:在满足操作种类、寻址范围和寻址方式的前提下，指令尽可能短。

  (2)指令格式设计中的规整性:指令长度应为字节的整数倍。这样可以充分利用存储空间并增加访问内存的有效性。

  (3)在设计系列机时，保证指令系统的兼容性：新型的计算机指令系统包括老型号机器的所有指令，使得在老型号机器上运行的所有软件都可不加任何修改地在新机器上运行。

***14.由指令中提供的形式地址演变为有效地址的方法称为寻址方式。各种寻址方式的含义（参见4.2.5节，要求当给定一条机器汇编语言指令及其功能说明后，能指出该指令有哪几个操作数，各操作数所在的位置及其寻址方式并能计算操作数的具体地址）

**15.按功能分类，各种常见的指令类型（P93—95）

逻辑运算功能设定、寄存器的设置、CPU内部数据通路的宽度和结构等。

  (3)指令流程设计 根据CPU的硬件设置和结构，确定各类指令的指令流程，并考虑各类指令的共性,在不影响功能、速度的原则下考虑将其共同部分尽量统一。

 （4）控制器的设计 控制器有组合逻辑控制和微程序控制两种方式。若采用组合逻辑控制方式，需要设计控制器的时序系统，并把指令流程中的每一个微操作落实到某个确定的时序中，同时尽量考虑其规整性。若采用微程序控制方式，就要考虑微指令的格式设计，以及与每条机器指令所对应的微程序的设计。

**16.控制器是协调计算机系统各部件进行有条不紊地工作的核心部件。

***17.控制器由下列部件组成：

   （1）指令寄存器IR(Instruction Register) 用来存放由内存取出的指令。在指令执行过程中指令一直保存在IR中。指令是控制器工作的依据，IR内容的改变就意味着一条新指令的开始。

    （2）程序计数器PC(Program Counter) 用来存放即将执行的指令的地址，具有计数器的功能。当程序开始执行时，PC内装有程序的起始地址。当程序顺序执行时，每执行一条指令，PC增加一个量，这个量等于指令所含的字节数（这就是为什么称为程序计数器的原因）。当程序转移时，转移指令执行的最终结果就是要改变PC的值，此PC值就是转去的地址，以此实现转移。

    (3)时序部件 用于产生计算机系统所需的各种时序（定时）信号。

    (4)程序状态字寄存器PSW(Progam Status Word)  PSW用来存放两类信息：一类是体现当前指令执行结果的各种状态信息。

    (5)微操作形成部件 根据IR的内容（指令），PSW的内容（状态信息）以及时序线路三方面的内容，由微操作控制形成部件产生控制整个计算机系统所需的各种控制信号（也称微命令成微操作）。微操作形成方式有组合逻辑和微程序两种方式，其形成部件的结构也大不相同。很据微操作的形成方式可将控制器分为组合逻辑控制器和微程序控制器两大类。

***18.指令执行基本过程

  任何指令执行过程中，都有取指令和执行指令两个最基本的指令执行过程，若指令涉及的操作数存放于内存，还应包括有取操作数阶段。

    （1）取指令阶段

    取指令操作对所有指令都是相同的。它是将程序计数器PC的内容作为地址去读内存，将该单元的内容即指令读出送往指令寄存器IR。同时PC的内容自增，指向下一条指令，也就是说取指令是一次内存的读操作。

    （2）取操作数阶段

   由于寻址方式的不同（直接、间接、基址，相对、变址等），取操作数的过程也大不相同。取操作数是一次或多次内存的读操作，还可能包括操作数地址的计算（如变址、基址、相对等）。

    （3）执行指令阶段

    执行指令是根据指令操作码对操作数实施各种算术、逻辑及移位操作。对于结果地址在内存的，还应包括一次内存的写操作。对于转移指令或子程序调用及返回等指令，应对PC的内容进行更断。

19.指令周期,CPU周期，节拍周期，节拍脉冲

 （1）指令周期 顾名思义，指令周期就是执行一条指令所需的时间，从取指令开始到执行结束。由于指令的功能不同、难易不同．所需的执行时间也不同。

 （2） CPU工作周期 CPU周期是根据指令执行的基本过程划分的。根据指令执行的各个阶段将一个指令周期划分为取指令周期，取操作数周期和执行周期三个CPU周期。CPU周期也常称为机器周期。一般取从主存中读取一个数据字的最长时间。

  （3）时钟（节拍）周期 节拍周期是完成CPU内部一些最基本操作所需的时间。一个CPU周期可能包括几个节拍周期。

  （4）定时脉冲 定时脉冲通常作为触发器的打入脉冲与节拍周期相配合完成一次数据传送。

20.根据是否有统一的时钟，控制方式可分为同步控制方式、异步控制方式和准联合控制方式。

  1.同步控制方式

  所谓同步控制方式，就是系统有一个统一的时钟，所有的控制信号均来自这个统一的时钟信号。同步控制方式的优点是时序关系比较简单，控制逻辑在结构上易于集中，设计简单。

   2.异步控制方式

   异步控制方式中没有统一的时钟信号，各部件按自身固有的速度工作，通过应答方式进行联络。

  3.联合控制方式

   当CPU进行内存的读写操作或进行I/O设备的数据传送时，是按同步方式插入一个时钟周期或几个时钟周期，直到内存或I/O设备的应答信号到达为止。

  联合控制方式是CPU进行内存的读写操作和I/O数据传送操作通常采用的方式，较好的解决了同步与异步的街接问题。

21.计算机的设计大致需要经过以下几个基本步骤：

  （l）指令系统设计 指令系统的设计要根据计算机的用途，考虑到完备性、有效性、规整性准则。

  a．完备性 指任何所需要的功能都可由一条或若干条指令实现。

  b．有效性 指完成某一功能所用指令少（占用空间少，运行速度快）。

  c．规整性 指指令格式统一规整。

 （2）数据通路的设计 根据指令的功能、希望达到的运行速度以及价格等设设计目标，确定CPU 硬件线路，这包括运算器的宽度、算术运算、

22.组合逻辑控制器的设计步骤：

（1）将各指令的CPU周期的微流程用微操作表示；

（2）将指令微流程中各个微操作落实到具体的CPU周期、具体的节拍周期或节拍脉冲；

（3）对于指令流程中的每一个微操作，用一个逻辑与或表达式表示；（4）用组合逻辑器件实现得到的与或表达式。

23.微程序控制的思想：

    将一条指令的执行过程替换成一条条微指令的读出和控制的过程。其优点是使得控制器的设计变得容易，控制器的结构规整，查错容易。若要扩充指令功能或增加新的指令，只要修改被扩充的指令的微程序或重新设计一段微程序就可以了，与其他指令不发生任何关系，大大简化了系列机的设计。

   但因为每一条指令的执行都意味着若干次存储器的读操作，使得指令的执行速度要比组合逻辑方式明显减慢。

24.微程序控制器的组成（参见P146）

  (1)控制存储器CM CM是微程序控制器的核心，存放着与所有指令对应的微程序。由于微程序执行时只需要读出，不能写入，因此CM为ROM器件，而且，为了弥补微程序控制器速度慢的缺点，CM通常选择高速器件。

  (2)微地址寄存器 μAR 当读取微指令时，用来存放其地址(相当于主存MAR)。

 (3)微指令寄存器 μIR 用来存放由CM中读出的微指令（相当于控制器中的IR)。微指令由两部分组成，一部分为微命令字段，这部分经过译码（或不译码）产生CPU所需的所有微操作控制信号；另一部分给出与下条微指令地址有关的信息，用以指导下条微指令地址的形成。

 (4)微地址形成线路 它依据指令寄存器IR中的操作码和寻址方式，微指令寄存器μIR的次地址NA (Next Address）字段提供的次地址，外部复位信号Reset，以及程序状态字PSW中的有关信息（在条件转移时将起作用），产生微指令的地址。

  (5)时序部件 提供时序信号，与组合逻辑方式相比，微程序控制方式的时序要简单得多，它的基本单位是微周期。微周期是指由控存CM中读出一条微指令并执行完成所用的时间。指令周期由若干个微周期组成。  

25.微地址的形成有以下几种情况：

  (1)取指阶段 所有指令对应的微程序的首地址都相同，都是从CM的固定单元取出第一条用于取指令的微指令。

  (2)取数阶段 在微程序的取数阶段，主要根据寻址方式确定微程序的流向。

  (3)执行阶段  在微程序的执行阶段，应根据操作码确定各自执行阶段微程序的入口。

  (4）微程序的最后一条微指令的次地址NA字段 指向控存CM的取指令单元，又开始了下一条指令（下一段微程序）的执行。

***26. 几个基本概念  

  微指令 体现微操作控制信号及执行顺序的一串二进制编码，称作微指令。其中，体现微操作控制信号的部分称为微命令字段，另一部分体现微指令的执行顺序，称为次地址NA字段。

  微命令与微操作  实现某种基本操作的控制信号称为微命令，由微命令控制实现的最基本操作称为微操作。

  微程序  用以控制一条指令执行的一系列排列有序的微指令，称为微程序。

***27.微指令编码方式一般有三种：

  1.直接控制方式

   这种方法是对机器中的每一个微命令都用一个确定二进制位予以表示，该位为1，表示选用该微命令；为0表示不选用。这种方式简单、直观，只要读出微指令，便得到微命令，不需要译码，因此速度快，而且多个微命令位可以同时为1,并行性好。但这种方式最致命的缺点是微指令过宽。

 2.分段编码控制法

   所谓分段编码控制法，就是把微指令分段，称为字段，把互斥的微命令编在同一字段，而把相容的微命令编在不同的字段。各字段编码，每种编码代表一个微命令；分段编码控制法法可以有效地缩短微指令字长，而且可根据需要保证微命令间相互配合和一定的并行控制能力，是一种最基本、应用最广泛的微命令编码方法。

  按明显的互斥命令分段（属于同一部件或同一类的微命令），这种微命令编码称为“水平型微指令”。

  这种方法字段含义明确，便于设计和查错。当指令功能扩充或增加新的指令时，也可十分方便地修改或设计新的微程序，但微指令字包含的字段较多，使得微指令字较宽，信息利用率较低。

   将互斥的微命令尽可能编入同一字段，这种微命令编码一般称为“垂直型微指令”。

  这种方法可最大限度地减少微命令所包含的字段数，有效地缩短微指令宽度，但各字段含义不十分明确，微指令设计时需要仔细查看所有指令流程以确定微命令之间的相容或互斥关系，当增加或扩充新的机器指令时，同样需要仔细地查看和考虑新增加或新扩充的指令是否影响了原有的相容或互斥关系。

   3.分段间接编码方式

   在这种方式中，一个字段译码后的微命令还需要由另一字段的微命令加以解释，才能形成最终的微命令。

  其优点是可有效减少微指令字长宽度，使得微指令中的字段进一步减少，编码的效率进一步提高，缺点是有可能使得微指令的并行能力下降，并增加译码线路的复杂性，这都意味着执行速度的降低。

28.微地址产生方式

 1.顺序方式

   当微指令的微地址连续时应当采用顺序方式，可以像程序中使用PC那样，使µAR内容加一，指向下一条微指令。这时次地址NA将无意义。

   当然，若将次地址NA设置为下一条微指令地址，使次地址控制为无条件转移同样也是顺序执行，尽管形式上为无条件转移。

  2.无条件转移

   当微指令的地址不连续时采用无条件转移，这时转向地址由次地址NA字段指明。而次地址控制字段NAC指明下地址产生方式为无条件转移。

   有时，无条件转移还附加一些状态或条件。例如准备好信号READY=1时才将次地址NA指明的转向地址送入μAR。

  3.条件转移

  当需要根据某个条件的成立与否选择执行不同的微指令序列时，由条件转移方法实现。即当某条件成立时，转向由次地址NA字段指明的微地址，反之则选择μAR+1，顺序执行。条件转移中的条件通常由次地址控制NAC字段予以说明。

  4.多分支转移

  当微程序执行到某些点需要根据某些情况执行三种及三种以上不同的微操作时，靠多分支转移实现。转向地址可由逻辑网络实现，也可用ROM实现（以操作码OP为ROM地址，以转向地址为ROM内容）。再如次地址控制NAC字段的5#控制是根据指令寻址方式实现多分支来转移。靠寻址方式的不同编码实现不同的分支。 

   5．微地址寄存器首地址的产生 

  任何指令的执行必须从取指令开始，因此应使μAR的起始地址为取指令微程序段第一条微指令的地址，比如控存CM的1#单元。这可由开机时CPU的复位命令Reset将μAR置为1。 

29.主存储器的基本组成及各部分的作用（P176）***

    主存储器的组成如图，主要包含： 

    （1）贮存信息的存储矩阵。这是一个由基本存储单元排列起来的存储阵列。 

    （2）寻址机构。包括地址寄存器（MAR）和地址译码器。地址寄存器起地址缓冲作用，地址译码器用于从2n个单元中选出一个。 

    （3）数据缓冲器。它是存储器暂存输入数据和输出数据的器件，在数据传送中起数据缓冲作用。 

    （4）读/写控制电路。接受CPU发来的相关控制信号，以控制数据的输入/输出。 

    主存储器通过地址总线、数据总线和控制总线和CPU相连。  

30.存储器分类（可参考P168页起内容）

（l）按存储介质存储器可分为： 

    a．以磁性材料为存储介质的磁存储器。

    b．电子介质的半导体存储器。

    C．光介质的激光存储器。

（2）按用途及与处理机CPU的关系,存储器可分为： 

    a：主存储器MM（Main Memory）简称主存，又称内存储器（Intenal Memory），简称内存。它用来存放计算机运行期间要执行的程序与数据。CPU可直接读、写主存储器中的单元。从结构上看，主存直接与CPU相联系。目前主存主要由CMOS半导体集成电路组成，按随机存取方式工作。 

    b．控制存储器CM（Control Memory）。对采用微程序控制的CPU，控存是存放控制信息，即存放微程序的存储器，它由高速只读存储器ROM构成，在结构上控存属于CPU。 

    c．高速缓冲存储器（Cache）。它用来存放主存中最活跃部分（正在执行的程序和正在使用的数据）的副本，以解决主存速度的不足，它也是按地址进行随机存取，由TTL（Transistor-transistor Logic），ECL（Emitter Coupled Logic）等高速半导体存储器件构成。

     d．外存储器（External Memory），也称辅助存储器。它用来存放当前不参与运行的大量信息．当需要用这些信息时，CPU要先调入主存后，才能使用。外存的特点是：比主存容量大，价格低，但速度也慢。磁盘、磁带和光盘是目前常用的外存储器。 

    （3）按寻址方式存储器又可分为： 

      a．随机存取存储器RAM（Random Access Memory）。若能对任一存储单元（不论这个被访问的单元在什么位置）进行访问而且读写时间都是相同的（即读写时间与存储单元的位置无关），这种存储器就称“随机存取存储器”。主存储器、控制存储器及高速缓存都是由随机存取存储器构成的。 

      b.顺序存储器SAM (Serial Access Memory)。只能顺序读写存储单元的存储器称为“顺序存储器”。磁带是典型的顺序存储器，只有被访问的单元通过固定的读／写头时，才能读写它，所需要的读写时间取决于该单元与读／写头的相对位置。处于不同的位置，所需的读写时间是不同的。在SAM中，一般只能用平均读写时间作为使用参数。顺序存储器最大的优点是：不同的存储单元可以共享同一套读写线路，所以结构简单。 

      c.直接存储器DAM (Direct Access Memory)。磁盘即属此类存储器，它的寻道过程可看作随机方式，而在一圈磁道上是按顺序存取的，是介于前两类之间的一类存储器，因为它是对一个小的区域—扇区直接寻址，故称“直接存储器”。 

      (4)按读写功能存储器分为： 

      a.读写存储器RWS(Read/Write Storage)，既能读出，又能写入的存储器。 

      b.只读存储器ROM(Read Only Memory)，只能读出，不能写入的存储器。 

31.存储器的主要性能指标（P173-P174)***

     1.存储器容量 

    存储容量是指存储器所能容纳的二进制信息总量，通常以字节表示。常用单位有字节B(Byte)，千字节KB (Kilo Byte)，兆字节MB (Mega Byte)和吉字节GB(Giga Byte)为单位，1KB＝210Byte，1 MB= 220Byte，1GB＝230Byte。 

     2.存储器速度 

       (1)存取时间  从存储器读取一次信息（或写入一次信息）所需要的时间，称为“存取时间”，记为tA。存取时间tA对随机存储器一般是指：从CPU发出读命令起，到所要求的读出信息出现在存储器输出端为止所需要的时间。存取时间取决于存储介质的物理特性及所使用的读出机构的特性。 

      (2)存储周期  存储器进行一次完整的读写操作所需的全部时间，称为“存取周期”。或者说，存取周期是指两次连续的存储器操作（如两次连续的读操作）之间所需要的最小时间间隔，用tm表示。存取周期往往比存取时间要大。如动态RAM存储器，在每次读操作时，原存信息被破坏，必须把读出信息重新写入原来单元加以恢复，使得存取周期tm等于读数时间与写入时间之和。即使对那些不需要重写（非破坏性读出）的半导体存储器，也还需要有一段“复原时间”，使存储器恢复稳定的内部状态，才能有把握地对存储器进行下一次访问。对任何一种存储器，在读或写操作之后，总会有这段内部状态的恢复时间（或称稳定时间），因而总有tm>tA。

    (3)存储器带宽  单位时间内存储器可读写的字节数（或二进制的位数）称为存储器的带宽，记作Bm。带宽除了与存储周期有关外，还与存储器一次可读写的二进制位数有关，若存储器的字长为W位，则Bm=W／tm。带宽Bm反映的是存储器的数据吞吐速率。常称为存储器的“数据传输率”。通常以bit/s或B/s为度量单位。 

     3．存储器可靠性 

     一般是指存储器对外界电磁场及温度等变化的抗干扰能力。一般用平均故障间隔时间来衡量。

     4．价格（成本） 

    这包括信息存储单元本身的成本和必须的外围电路的成本。设S是存储容量，C为整个存储器的价格，则存储器的成本c为c=C／S元/位。 

32.静态RAM和动态RAM的主要特点***

    静态RAM是基于触发器的原理存储信息的，信息的读出是非破坏性的，只要不断电，信息就不会丢失，不需要刷新，存取速度较快，价格较高，通常用于Cache等要求高速存取的存储器中；动态RAM是靠电容存储电荷的原理存储信息的，信息的读出是破坏性的，即使不断电，信息也会逐渐丢失，因此需要定期刷新，存取速度较慢，集成度高，价格较低，通常用于组成主存储器。

33．ROM的作用及种类

  （一）ROM的应用

    （1）存放软件。把ROM作为主存的一部分存放一些常用程序，这样可以减少RAM的容量，降低主存成本。如存放管理程序，高级语言的编译程序，引导程序，固定子程序及数据表格等。 

    （2）存放微程序。用作CPU的控制存储器，存放执行指令所需要的微操作控制信号。 

    （3）存放特殊编码。如用作CRT显示器中的字符发生器，汉字库等。 

  （二）ROM的种类

    掩模只选存储器MROM：由生产厂生产的存有固定信息的ROM（Masked Read Only Memory），用户只能选用而无法修改原存的信息。

    一次性编程只读存储器PROM：一种封装后可编程序（可写入信息）的半导体只读存储器。存储的初始内容是全“0”或全“1”，由用户根据自己的需要，用过载电压来写入信息，但只能写一次。

  可改写的只读存储器EPROM：是一种可多次改写的ROM，一般可重写数十次。一般指“紫外线擦除电可编程只读存储器”。 

     电可改写只读存储器E2PROM和闪存 

    E2PROM是指可加高压擦除的只读存储器，即电可改写（重编程）的PROM（Electrically Erasable PROM）。

     “闪存”具备RAM（可随机读写）与 ROM（随机只读）的所有功能，而且功耗低、集成度高。这种器件沿用了EPROM的简单结构和浮栅／热电子注入的编程写入方式，又兼备E2PROM的可电擦除的特点。

34.存储器芯片内部的地址译码方式可分为：（P 176-177）**

  1.单译码方式。适用于小容量的存储芯片。

  2.双译码方式 。适用于容量较大的存储芯片。

35.若需要组成一个M×N的存储器（M为存储器单元数,N为每个存储单元二进制位数），而设现有存储芯片是m×n的存储芯片，构造方式有三种：（P1—193）

 1.位扩展，即每个存储单元内二进制位数的扩展

    当M=m,而 N>n时，则需要进行这种扩展，所需的存储芯片可由N/n求得。

     位扩展的特点是各存储芯片地址线并连，各芯片存储空间相同，一个字的N位由N／n 个芯片共同提供，每个芯片提供n位。

 2.字扩展，即存储单元数的扩展

    当M>m,而N=n时，则需要进行字扩展，所需的芯片数可由M/m得到。

    字扩展的特点是各存储芯片的低地址线并联，高地址译码后连接各芯片的片选端。每个芯片的存储空间为m,各芯片空间连续，共同组成容量为M的存储空间。各芯片数据线并联，每个芯片均可单独提供N位数据。

3.字位同时扩展

    当M>m,且N>n时，则需要进行字位同时扩展，所需的芯片为(M/m) × (N/n)。

    字位同时扩展的特点是各存储芯片的低地址线并连，高地址译码后连接各芯片的片选端，每个芯片提供n位数据,N位字的各位由N/n个芯片共同提供。

36.提高主存储器读写速度的方法有：***

   选择高速存储器芯片或增加存储器字长；使用双端口存储器、多模块存储器和相联存储器等。

    双端口随机存储器有两个访问端口，即两套主存地址寄存器、地址译码器、主存数据寄存器和两套读写电路，两个端口分别连接两套的总线(AB,DB和CB),可同时接受来自两方面的访问内存请求，使存储器工作实现了并行，从而提高了整个计算机系统的效率。

多模块交叉存储器是按资源重复的思路并行设立多个存储模块，多个模块采用交叉编址，即连续的地址被安排在不同的模块中。交叉存取是指各个模块的存储单元交叉编址且存取时间均匀分布在一个存取时间周期内。

    相联存储器是根据某个已知内容在整个存储器各个单元中同时进行查找的，可按指定内容一次找出其所在位置及其他相关内容，而与所存位置无关。因此是一种并行工作模式。相联存储器主要用在Cache中。

37.采用高速缓冲存储器Cache是提高CPU访问内存速度的另一个思路。***

    这种思路是基于所谓“程序执行的局部性原理”，即CPU对内存的访问在一段相对较短的时间间隔内往往集中于某个局部，特别是碰到循环程序、反复调用的子程序、递归程序等就更是如此。把程序中的活跃部分成批地存入一个比主存速度高十几倍，乃至几十倍的快速存储器中，使得CPU访问内存的操作大多数是在这个快速存储器进行，那此会使访内的速度大大加快。

38.Cache地址的映像和变换***

    根据某种规则或算法把信息从主存复制到Cache，这一过程称为“地址映像”，当执行程序时将主存地址变换成Cache地址，这个过程称为“地址变换”

地址的映像与变换有三种基本方式：

（1）全相联方式  这种方式的映像规则是内存中的任何块都可以装入Cache中的任何一个块中。全相联方式最大的优点是主存的块装入Cache的位置没有，只要Cache有空闲块，便可装入，只有全部装满才会出现冲突。不足之处是无法直接从主存块号中获取Cache块号，使得其地址变换机构相对复杂，使用了相联存储器。

（2）直接方式 在这种方式中主存的任意一块只能放入Cache的一个固定块中。其映像方法是将主存按Cache的大小再分为大小与Cache相等的区。每个区的第0块只能装入Cache中的第0块，每个区的第1块只能装入Cache中的第1块……依次类推。直接方式的最大优点是地址变换简单，若命中，无需变换，可直接由主存地址中提取到Cache地址，且地址变换机构是一个按地址访问的一般存储器，结构简单。但最大的缺点是该方式太不灵活，主要表现在主存区号不同，但区内块号相同的块无法同时装入Cache,当某段时间内恰巧要访问主存不同区号但相同块号的两块数据时，就会出现两块数据频繁调入调出的不合理现象，称之为“抖动”。这种现象势必一方面降低了Cache的命中率，另一方面Cache的空间又得不到充分利用。

(3）组相联方式  组相联实际上是前两种方式的一种折衷或者说是一种兼顾。其优缺点也介于两者之间。地址变换机构比全相联方式简单，Cache利用率和命中率又比直接方式高。因而组相联方式在Cache-MM层次中得到广泛应用。

39.三级存储体系**

  三级存储体系由高速缓冲存储器Cache,主存储器MM及属于外存储器的磁盘、磁带、光盘组成。Cache是最接近CPU的存储级，其存取速度最快、容量最小而单位成本最高，辅存是最下层的存储级，其速度最慢而容量最大、单位成本最低。主存位于两者之间。CPU访问存储体系时，是首先访问最靠近它的高速存储级，若待访的内容不在该级，则向下一存储级寻找。对CPU来说，这个三级存储体系，既具有最高层Cache的高速度，又具有最低层辅存的大容量。

40.总线是能为系统中多个部件分时共享的一组信息传输线及相关逻辑。共享是指总线所连接的各部件都通过它传递信息。分时是指在某一时刻总线只允许有一个部件将信息送上总线。分时共享是总线的主要特征。

41.总线的分类

  (1)按总线连接的部件，可将总线分为：

  ·芯片内总线。连接芯片内各部件的总线，例如CPU内部总线。

  ·系统总线。在一个计算机系统内连接CPU,主存、I/O接口等部件的总线。

  系统总线包括地址、数据和控制信号三类传输线，以及电源线。

  ·外总线。外总线则是多台计算机之间，或计算机与一些智能设备之间的连接总线。

  (2)按传送方向，可将总线分为：

  ·单向总线。数据只能延一个方向传送，只能一个设备发送另一个设备接收。

  ·双向总线。数据可以向两个方向传送，一个设备既可从总线上接收信息，也可向总线上发送信息。

  (3)按数据传送格式，可将总线分为：

  ·并行总线。并行总线中的数据线有多根，可同时传送多个二进制位，通常将数据总线上可同时传送的二进制位数称为数据通路宽度。系统总线一般是并行总线，其数据通路宽度多与CPU一致，并为字节(8位）的整数倍。

  ·串行总线。串行总线中的数据线只有一根，只能串行地逐位传送数据，或有两根数据线，分别实现两个方向的数据传输。外总线较多采用串行总线，以节省通信线路的成本、实现远距离传输，显然串行总线传输速度低于并行总线。

  (4)按时序控制方式，可将总线分为：

  ·同步总线。同步总线设置有统一的时钟信号，进行数据传送时，收发双方严格遵循这个时钟信号。

  ·异步总线。异步总线在数据传送时，没有统一的时信号，采用应答方式工作。

  ·准同步总线。这种总线实际上采用同步异步相结合的方法，在计算机系统中，总线周期包含若干时钟周期，但时钟周期数可根据需要变化。总线传送仍以时钟周期为同步定时信号，但每次包含的时钟数可以不同，它既有同步总线控制简单的优点，又具有异步总线时间利用率高的优点。

42.系统总线的集中式仲裁

  集中仲裁常见有三种基本方式，串行链方式、计数查询方式和请求线方式。

  串行链裁决方式控制线少，仲裁逻辑简单，部件可随意增减（可扩充性好）。但是“总线可用”信号的连接方式惟一地确定了各部件的优先顺序，缺乏灵活性。另外若一个部件有故障，由于这种串行连接，会影响到其后的各部件，总也得不到总线使用权。

  对于计数查询方式，若计数初值可由程序设定，采用这种计数查询方式就可以灵活改变优先顺序，而且这种方式不像串行链裁决方式那样会因一个部件的故障影响到后续部件总线使用权的分配。

  与串行链裁决方式相比，部件的可扩充性稍差，最大部件数受限于计数器的位数。另外受到计数器计数频率的制约，总线分配的速度不会太高。

  请求裁决方式的总线分配速度比前两种方式都快，其代价是控制信号线的根数多。

43. 接口功能

 接口电路必须具备以下一些基本功能：

  (1)数据缓冲功能 为解决主机和外设之间的速度匹配问题，在接口中设立数据缓冲寄存器。

  (2)接收主机命令并提供外设状态 在接口中设立命令／状态寄存器反映外设的情况以及主机发出的命令。

  (3)控制功能 接口需要根据主机发来的控制命令（如读、写等）以及外设的工作状态对接口线路实现必要的控制，实现控制功能的器件就是控制电路。

  (4)寻址功能 接口必须具有对这些不同寄存器寻址的功能，是由接口中的地址译码器实现的。

  (5)提供主机和1/O设备所需的驱动能力和工作电平，满足一定的负载要求和电平要求。

 44．接口分类

  根据不同的标准，I/O接口可以有不同的分类。  

  (1)按数据传送的格式可分为串行接口、并行接口。

  并行接口是指在主机与I/0接口间、接口与I/O设备间均以并行方式传送数据（即n位二进制数据同时传送）。

  串行接口是指接口与I/O设备间采用串行方式传送数据（即n位二进制数据分时逐位传送），而串行接口与主机间一般仍为并行方式。因此串行接口中应设有移位寄存器来实行串—并转换。

  (2)按主机对I/O设备的控制方式，可分为程序查询接口、中断接口、DMA接口，以及更复杂一些的I/O处理机。

   程序查询方式是指CPU通过程序来查询接口的工作完成位，并执行相应动作。查询接口硬件最简单，只含有接口所需的最基本的功能。

  如果接口总是准备好的，不需要查询，主机可在任何时间输入或输出数据，这种接口可称为直接访问接口。

  中断接口是指接口与CPU间采用中断方式进行联络，即接口向主机提出中断请求，主机响应后执行中断处理程序，与接口进行信息交换，因此中断式接口要比查询式接口复杂，除了查询式接口的基本组成外还需包含相应的中断控制逻辑。

  DMA接口则指接口与主存间采用DMA方式进行数据交换，DMA接口还应在中断式接口的基础上再增加DMA控制器DMAC。  

  若将输入输出工作交给一台低档的计算机处理，这台计算机就称为     输入输出处理机IOP (Input Output Processor) ,替主CPU分担管理I/O的功能。

   一个实际的接口往往具有多种控制方式。例如中断接口一般覆盖了程序查询接口的功能。在DMA接口中又含有中断控制逻辑，既是DMA接口，也具有中断控制的功能。

  (3)按总线操作时序的控制方式又可将接口分为：同步接口、异步接口。

  同步接口是指与同步总线相连的接口，其信息传送由统一的时序信号同步控制。

  异步接口则是指与异步总线相连的接口，其信息传送采用异步应答方式控制。

45.常见的接口编址方法有两种。

1.与存储器统一编址

  将I/O接口中有关寄存器看作存储器单元，与主存储器单元统一编址，这样对I/O接口的访问就如同对主存单元的访问一样。这种编址方法的特点是指令系统中不设专门的I/O指令，可通过所有内存的操作指令来操作I/O接口，增强了对I/O端口的操作功能。其代价是减小了可访问的内存空间。

  2.I/O端口单独编址

  设置单独的1/O地址空间，I/O接口中的每一个寄存器分配一个I/O地址，使用专门的I/O指令去访问，并设置专门的信号线来区分当前是存储器访问还是I/O访问，。

  采用I/O端口单独编址的特点是不占用存储空间，但是指令系统中需设置专门的I/O指令。硬件中应设专门的信号线予以区分，对端口的操作功能相对较弱。

46.接口的直接程序控制方式

  直接程序控制方式的主要特点是：当外设启动后，外设的整个工作过程均在CPU的监控之下，也就是说CPU只为外设服务，不再处理其他事务.

  根据CPU与外设之间传送数据的时机是由CPU决定还是由外设决定，又可将这种方式分为两类：

  1.无条件传送方式

  在这种方式中，I/O接口随时可以接收主机的输出数据，或者随时可以向主机输入数据，CPU无需询问接口的状态，就可以直接输入或输出数据。这种方式只用于简单外设，并且只在那些无需了解外设工作状态的情况下才使用。

  2.程序查询方式（有条件传送方式）

  在这种方式中CPU需要根据外设的工作状态来决定何时进行数据传送，它要求CPU随时对接口状态进行查询，如果接口尚未准备好，CPU必须等待，并继续查询。如果已准备好，CPU才能进行数据的输人输出。为此，要在I/O接口中设置状态位以表示外设的工作状态。当设备的状态信息较多，可组成一个状态字，占用一个端口地址，供CPU读取、检测。

  程序查询方式接口又分并行接口和串行接口两种。

  程序查询方式的缺点是CPU完全为外部设备占用，不能再做其它事情，因此CPU的利用率低

47.接口的程序中断方式

  CPU在执行程序的过程中，出现了某些突发事件急待处理,CPU暂停执行当前的程序，转去处理突发事件，处理完毕后CPU又返回原程序被中断的位置并继续执行。这种控制方式称为“程序中断控制方式”，简称为“中断”。

  与程序查询方式相比，中低速外设采用程序中断方式后，极大地提高了CPU的利用率，除此之外，中断方式的引入使CPU具有了处理突发事件的能力。但是当外设的速度接近一条指令的处理速度时（处于同一个数量级时），CPU的利用率又会降低，其原因在于CPU在输入输出期间，除了执行中断处理程序之外，已无太多时间处理其他事务。若当外设速度进一步提高，或有多台高速外设同时有中断请求时，还会造成数据丢失

48.接口的直接存储器访问（DMA）方式

  不通过CPU执行程序，将外设的数据送入内存，或将内存的数据送到外设输出，而是直接（不通过CPU）由接口硬件控制系统总线与内存进行数据交换。

  根据DMA接口与CPU访问内存时间上的不同安排，又可将DMA分为以下三种传送方式。

  1.周期挪用方式

  在这种方式中，若没有DMA请求,CPU正常工作，按指令执行的要求需要访问内存就访问内存，一旦外设接口有DMA请求，CPU就要让出一个或几个存储周期供DMA接口访问内存。若CPU正赶上内部处理（比如处于乘、除指令的执行阶段）不需要访问内存,DMA传送占用内存不对CPU产生任何打扰；若CPU也赶上要访问内存（比如要取指令、取操作数，或将运算结果写入内存等），这时就有了争访内存的问题，为了不丢失数据必须使DMA优先。这时DMA接口挪用的存储周期就对CPU的工作构成影响，相当于把CPU的工作往后推了一个或几个存储周期。

  这种方式在保证DMA传送的前提下，又较好的发挥了CPU与主存的效率。缺点是每一次DMA传送都伴随着一次DMA请求、DMA响应和两次内存访问权的转换（先由CPU转给DMA接口，后由DMA接口归还CPU)，这种频繁的往复操作也会使得系统的效率下降。

  2.CPU暂停访问方式

  由于周期挪用方式中内存访问权的转换过于频繁，自然想到的是增加DMA接口中数据寄存器的容量，将之改为一小容量的RAM存储器作为数据缓冲区，待RAM放满（输入）或RAM已空（输出），发一次DMA请求，取得内存访问权后进行批量的数据传送。

  这种方式明显地减少了CPU与DMA接口之问内存访问权的转换，但在DMA接口连续访问内存期间，CPU无法访问内存，因而处于停止状态，不利于提高CPU的利用率。但是若CPU内部有指令Cache和数据Cache,而且当前所需的指令和数据都在Cache中，CPU的工作也不会受到太大影响。

  3.与CPU交替访存方式

  这种方式的基本想法是让DMA接口与CPU交替，互不冲突的访问主存。例如规定CPU在第1、3、5、7……个存取周期时可以访问内存,DMA接口可以在第2、4、6、8……个存取周期时访问内存。

  这种方式不但解决了CPU和DMA接口争访内存的矛盾，而且免去了每次DMA传送所必须的DMA请求、DMA响应以及内存使用权的交接。但是这种方式的最大缺点是对CPU而言，它感觉到内存的存取周期长了一倍，当需要连续访存时，它必须等待双倍的时间，不利于提高CPU的效率。另一方面由于目前外设的工作周期总大于内存的存取周期，两者速度之差大约在十几倍到几十倍，这意味着分配给DMA接口访问内存的周期大部分用不上，但又不能为CPU所用，造成了资源浪费。