fpga期末考核试题

（一）每一组同学可从以下试题中选做一题：

1、用Verilog HDL语言设计一个电子时钟，该电子时钟最终要能在CCIT CPLD/FPGA实验板上运行，并能观察到以下的主要功能现象： 

实现时、分、秒的计数显示、校时、报时（整点响铃、12点播放音乐15秒）。附加功能：可设计成一个日历，在点阵上显示年、月、日。

2、用Verilog HDL语言设计一个电子值日牌，主要功能是实现每周值日人员的名单在点阵屏上循不显示。最终也要在CCIT CPLD/FPGA实验板上运行，且能观察到运行结果。

3、用Verilog HDL语言设计一个音乐播放器，主要功能是实现乐曲播放，要求有播放开始和暂停键；在播放时开始计时，播放时间显示在4位供阳数码管上，同时在8*8点阵上循环显示乐曲名；在1位数码管上显示低（L）、中（Z）、高（H）；在8个二极管小灯上显示当前低（L）、中（Z）、高（H）音的1、2、……7，第N个小灯亮表示“N”。最终要在CCIT CPLD/FPGA实验板上运行，且能观察到运行结果。

（二）作品的设计调试报告要求：

1、功能概述（主要包括制作产品的背景、实现的功能、功能框图等）。

2、设计思路（主要包括制作产品的设计分析、制作的大概步骤、所要用到的工具和知识点等）。

3、硬件设计（主要用到的外围接口电路设计及工作原理）。

4、软件设计（模块化，每个模块的代码设计，注释要清楚）。

5、下载调试的体会（调试过程中出现的问题及解决的方法）。

6、结束语（制作该作品的收获和不足，给老师教学上的建议）。

7、产品制作完后，要附上简单的使用说明。

注：第组二位同学要分功合作，在设计调试报告中要有明确的分工（并注上自己的姓名），以作为小组成员考核的依据。完成时间：1周。